学FPGA这块我一直有个习惯每做完一个实验就把过程和踩坑记录整理在本子上。倒不是说非要写给别人看而是为了让自己过几个月后还能想起当初为什么这样写代码、为什么这样接引脚。这套Verilog/FPGA/Vivado学习笔记是跟着小梅哥的Xilinx FPGA视频课从零开始做的个人整理中间接触了Vivado工具链、Verilog语法、UART/I2C/SPI这类常用接口模块也尝试了DDR3、图像滤波和高速串行接口这些进阶方向。如果你正准备入门FPGA或者已经学了一半但被各种报错卡住这篇笔记应该能帮你省下不少试错时间。1. 环境搭建篇Vivado与SDK安装踩坑记录1.1 Vivado下载、安装与免费License我接触Xilinx FPGA的第一件事不是写代码而是折腾Vivado安装。小梅哥的课程里用的是Vivado 2015.4但等到我自己动手时官网上能下载的版本已经到2020.2甚至更高。如果跟着视频用太老的版本会碰到一些Window兼容性问题如果直接上太新的版本又可能打不开课程里的旧工程。我的建议是以课程版本为主线但保留一个新版做备用。Vivado安装包体积非常大完整版超过20GB。下载时建议直接用官方下载器或国内镜像断点续传功能很重要。网上不少人问Vivado Lab Edition 2025离线安装包这里提一句Lab Edition是精简版主要用来跑硬件管理器和ILA逻辑分析仪不支持完整的综合、实现流程别把它当成全功能版来用。做完整工程的还是要装标准版。安装时有两个容易忽略的坑第一安装路径不能有中文建议直接放在D:\Xilinx这类纯英文目录第二安装过程中有时会提示WinPcap安装失败。这个组件主要用于部分以太网调试工具如果只是做基础FPGA开发在组件选择界面直接取消勾选即可不会影响后续使用。我不止一次看到群友因为WinPcap失败反复重装Vivado其实完全没必要。License方面不建议折腾破解方案。Xilinx官方提供免费的WebPACK许可证登录官网申请后会生成一个绑定电脑名和MAC地址的.lic文件覆盖Artix-7、Spartan-7这类主流学习器件。申请时注意选择对应的Vivado版本装好后在Vivado里通过Help → Manage License加载即可。免费版对学习来说完全够用没必要冒风险去用第三方工具。1.2 Xilinx SDK 2015.4的安装、使用与卸载很多课程资料配套的是Xilinx SDK 2015.4这个版本比较老安装坑也相对多。SDK 2015.4基于Eclipse开发环境安装时会写入大量环境变量和注册表项。如果你之后要卸载它不要直接在Windows控制面板里删除那样会留下大量残留导致下次安装时提示检测到更高版本组件之类的错误。我后来摸索出的卸载顺序是先用Vivado自带的卸载程序移除SDK组件再清理注册表里与Xilinx相关的项最后手动删除C:\Xilinx和D:\Xilinx目录。这套流程虽然繁琐但能保证下次重装时环境干净。如果你不是非用2015.4不可我更推荐直接用新版Vivado自带的Vitis或SDK环境。做嵌入式Linux开发时可以在Xilinx SDK 2019里创建Linux App工程。这种工程需要先基于导出的hdf文件创建Platform工程再导入Linux BSP。实际操作中SDK经常找不到交叉编译工具链路径需要手动设置环境变量并且保证Vivado版本和PetaLinux版本严格匹配。我就吃过版本不匹配的亏Vivado工程导出的hdf在低版本PetaLinux里直接识别不了。1.3 Implement Design变红与DRC RTSTAT-2的排查链路Vivado里最让人血压升高的事情之一就是跑完综合后Implement Design这一步变红错误报告里出现[DRC RTSTAT-2]。DRC RTSTAT-2错误的典型信息是[DRC RTSTAT-2] Some pins are not constrained.意思是某些引脚没有添加XDC管脚约束。FPGA不像C语言程序引脚不是自动分配的必须在XDC文件里明确指定每个信号对应的FPGA物理引脚和电平标准。解决办法很简单在XDC文件里加约束例如set_property PACKAGE_PIN U3 [get_ports {led[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]很多人报这个错是因为只写了PACKAGE_PIN没写IOSTANDARD或者用了别人工程里的XDC漏改了引脚号。我在处理这个错误时习惯先打开I/O Planning视图找到没分配的IO信号按板卡原理图逐个补充再跑Generate Bitstream。另一个常见问题是生成比特流失败。如果错误不是出现在DRC阶段而是卡在bitstream generation常见原因包括时钟约束缺失、跨时钟域信号未做同步处理、DSP运算位宽过大导致布线拥塞。排查时可以先用Report Utilization看资源占用率如果某一类资源超过75%后面布线阶段多半要出问题。还有个小技巧在XDC里用set_property IS_GLOBAL_CLOCK true [get_ports clk]指定全局时钟引脚有时能避免主时钟走普通IO布线导致的不稳定。1.4 SDK 2019 Linux App工程与软核处理器的那些事提到Xilinx SDK 2019就不得不说说Linux App工程的搭建流程。创建Platform工程时要选对硬件描述文件hdf然后SDK会根据它生成设备树和启动镜像。网上很多教程到这一步就完了实际工程里还会遇到串口打印乱码、U-Boot起不来这类问题。我的经验是先确认串口波特率与板卡硬件设置一致再用SDK自带的串口助手分别测试U-Boot和Linux内核两个阶段的输出能很快定位是硬件问题还是配置问题。搜索里有个词叫Vivado的MCP我理解它指的其实是MicroBlaze MCS这类嵌入式微控制器方案。MicroBlaze是Xilinx的软核处理器可以在FPGA逻辑里搭建一个完整的微控制器系统适合做控制类任务。但如果你还在入门阶段我不建议过早扎进MicroBlaze先把纯Verilog的状态机和接口模块练熟后面加软核只是水到渠成的事。2. Verilog语法与编码习惯从入门到能写工程2.1 VHDL和Verilog的诞生背景与FPGA入门路径有一次我在网上搜资料看到有人讨论VHDL和Verilog等工具的诞生才意识到这两门语言的差异其实源于它们出生的年代和背景。VHDL语言风格严谨擅长表达复杂系统级行为但代码写起来比较啰嗦Verilog诞生于20世纪80年代中期语法风格更接近C语言写起来简洁直接所以后来在工业界和教学界迅速铺开。现在FPGA工程师的主战语言基本就是VerilogVHDL多见于一些老项目和维护性工作。入门路径上我一直推荐从小灯、按键、数码管这三个经典实验开始。小梅哥的课程主线就是这条先写流水灯理解时序再做按键消抖理解异步信号同步最后做数码管动态扫描理解位选和段选的关系。这三个实验做完你对always块、时钟分频、寄存器复位这些概念就有直觉了再往后学状态机和接口协议会顺利很多。2.2 计数器、全加器与for循环一切时序的基础计数器是FPGA里最基础也最重要的电路。一块开发板上电后你希望LED每秒钟翻转一次本质就是用时钟驱动的寄存器不断累加当计数到预设值时翻转输出。Verilog写法如下reg [31:0] cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) cnt 0; else if (cnt 32d49_999_999) // 50MHz时钟计数50M个周期为1秒 cnt 0; else cnt cnt 1b1; end这里需要注意异步复位与同步复位的区别。异步复位在Xilinx器件上通常会接入全局复位网络复位响应快但如果复位释放时刻恰好赶在时钟边沿容易产生亚稳态。所以工程上更推荐异步复位、同步释放方案既保证复位可靠又避免释放时刻的问题。全加器则是组合逻辑的入门代表。assign sum a ^ b ^ cin;这样的写法只描述组合逻辑不存在寄存器延迟。如果你把它写进always (posedge clk)里输出就会晚一个时钟周期。理解这个一拍延迟的差异对后面写状态机、写流水线结构非常重要。for循环在Verilog里也经常出现它和C语言最大的区别在于硬件里没有运行时循环for循环在综合时会全部展开。比如生成8路并行加法器用for循环写可以少写很多重复代码但循环次数必须是编译期可确定的常数不能根据某个寄存器变量的值动态变化。2.3 Xilinx logic cell和Slice资源禀赋要清楚搜索里有人问Xilinx logic cell和Slice的关系这类基础概念值得搞清楚。以Xilinx 7系列FPGA为例最小的可配置逻辑块是CLB每个CLB包含两个Slice。一个Slice里有4个6输入查找表LUT、8个触发器Flip-Flop以及进位链、多路选择器等附加逻辑。逻辑单元LC是大家常说的逻辑资源数一般指LUT加FF的组合。比如Artix-7的XC7A35T官方标注的逻辑单元约33K实际展开就是2万个左右Slice。写代码时要知道自己的资源预算一个8位计数器大概消耗几个LUT一个32位乘法器消耗多少DSP48E1心里要有数。如果资源利用率动不动超过80%实现阶段很容易布局布线失败。Slice还有一种分类SliceL只能做逻辑SliceM除了逻辑还支持分布式RAM和移位寄存器。如果你的设计里大量使用小容量FIFO或移位寄存器用SliceM可以省下Block RAM资源。看Report Utilization时注意区分LUT as Logic和LUT as Memory这两个指标分别对应不同用途。2.4 celldefine编译指令与编码Skill搜索里出现verilog celldefine我猜大概率是在仿真阶段遇到了编译指令问题。celldefine和endcelldefine是Verilog里的编译器指令用来标记一个模块为cell单元主要用于VCS、ModelSim等仿真器做带SDF时序反标的操作。在普通FPGA综合流程里基本用不到但如果你做后端仿真或IP核仿真时遇到奇怪的primitive not found错误就可能和这个指令的作用范围有关。编码Skill方面我越来越觉得规范和可读性比炫技重要。我习惯用下划线分隔小写字母命名信号加前缀区分类型i_表示输入o_表示输出w_表示线网r_表示寄存器。状态机里用parameter声明状态名称不裸写魔法数字。这样工程大了之后扫一眼代码就知道哪些信号是组合逻辑、哪些是时序逻辑人肉DEBUG的效率高很多。另外建议养成写块注释的习惯。FPGA代码往往不是写一次就完过两个月回来改BUG时如果当时没写注释重新理解一段状态机可能要花半天时间。我自己的体会是注释写得越详细后期改版越轻松。3. 常用协议模块实测UART、I2C、SPI、LVDS与RGMII3.1 UART RX接收仿真从波特率产生到状态机UART接收是FPGA入门后第一个值得认真做的通信模块。小梅哥的例程把波特率产生、起始位检测、数据采样三条线拆得很清楚照着写一遍基本能跑通。仿真时我建议别用简单的延时赋值模拟串口数据而是写一个可带抖动的testbench产生函数这样才能真正测出接收模块的健壮性。UART RX的设计要点是过采样。每个比特位用16倍波特率时钟采样在起始位中间点确认真启动后再在后续每个数据位的中间点采样。这种做法的好处是抗干扰能力强即使信号边沿有抖动只要落在采样窗口内就能正确恢复数据。状态机部分用经典的IDLE→START→DATA→STOP四态即可。写的时候注意数据位采样完8次后要回到IDLE但还要等停止位结束再开始下一帧否则连续接收两帧数据时第二帧的起始位会被漏掉。这个坑我踩过一次仿真波形看起来对实际连续通信就丢数据。3.2 I2C读写EEPROM与OLED显示实操I2C协议值得花大功夫研究因为它的时序要求比UART严格得多。EEPROM读写的基本流程是起始信号、设备地址含读写位、寄存器地址、数据字节、停止信号每个字节传输后还要等待应答位。写I2C状态机时最常见的错误是在SCL高电平期间改变SDA数据这直接违反I2C协议。很多人把SDA和SCL当成普通IO直接赋值仿真没问题一上板就挂。正确的做法是在SCL低电平期间改变SDASCL高电平期间保持SDA稳定。起始信号是SCL为高时SDA由高到低停止信号是SCL为高时SDA由低到高这两个时序最容易写错。OLED驱动是I2C协议的经典应用。128x64的OLED通常按页寻址每页8行。做字模显示时如果按页计算坐标写清除函数和字符显示函数都会简洁很多。字模用取模软件生成取模方向和字宽设置要一致否则显示出来就是镜像或错位。这块代码不难但耐心调坐标是必须的。3.3 SPI ADC采样设计要点SPI接口比I2C简单但有一个容易被忽略的点ADC芯片的转换时间。以ADC128S022这类芯片为例FPGA片选拉低后芯片需要一定时间完成采样转换才能输出有效数据。如果SPI时钟太快不等转换完成就开始读结果会拿到上一轮转换的数据。SPI采样频率的估算公式很简单SCLK频率除以字长。比如SCLK是20MHz16位字长理论最大转换率约1.25MHz实际上还要扣除片选和空闲间隔工程上一般按理论值的70%来估算。写代码时建议把SCLK生成和片选逻辑分开用参数计算好分频系数这样换不同速率的ADC芯片时只改参数就够了。另外SPI全双工模式下FPGA做主机的SCLK输出要干净。如果在SCLK处于高电平时改变片选信号部分ADC会误判为一次新的传输数据流就乱了。养成良好的时序习惯后面接高速ADC或DAC时能少排好多错。3.4 LVDS接收与RGMII时序约束LVDS是电气标准而不是协议标准很多人在FPGA上接LVDS差分信号时第一反应是写IBUFDS原语却忽略了差分线的极性要求。N和P接反时数据全反或完全收不到仿真还看不出来只能靠示波器或ILA排查。Xilinx器件上接LVDS输入时还要在XDC里正确设置差分端接。比如set_property DIFF_TERM_ADV TERM [get_ports {rx_p}]如果不加端接高速差分信号反射严重眼图质量会非常差。RGMII是千兆以太网常见的接口。RGMII的时序约束比较特殊数据与时钟之间有严格的skew要求很多人只写了create_clock没加INPUT_DELAY和OUTPUT_DELAY约束结果用ILA抓数据总是错位。RGMII在FPGA侧通常通过IDDR原语在时钟双边沿捕获数据约束时要精确告知Vivado数据和时钟之间的延迟关系。当时我调RGMII调了整整两天最后发现是没加输入延迟约束导致采样点跳出了数据窗口加上之后就稳定了。4. 进阶项目DDR3、图像滤波与高速串行接口4.1 DDR3读写控制的项目经验DDR3控制器直接用Vivado的MIG IP生成是最省力的办法用户侧只需要按AXI接口或UI接口读写。但MIG IP生成后有一个关键信号phy_init_done必须等它拉高后才能访问DDR3。很多初学者在这个信号没就绪时就开始读写仿真能过上板一定出问题。DDR3的带宽计算也值得重视。DDR3-1600的数据速率是1600MT/s理论带宽约12.8GB/s但实际可用带宽通常在50%到70%之间。如果做图像处理需要连续读写一帧数据建议使用AXI4原生突发方式而不是在UI接口上一个地址一个地址地读。突发长度尽量用长突发减少地址切换开销。其实个人学习阶段直接把MIG的示例工程跑一遍、读懂里面初始化状态机和读写时序比闷头自己写控制器有价值得多。我也是跑了示例工程后才对DDR3的把控有了底气。4.2 Aurora 8b/10b IP核的复位与参考时钟Aurora 8b/10b是Xilinx的高速串行协议IP特别适合板间通信。配置IP时不复杂复杂的是复位时序。Aurora需要按规定的顺序复位GT收发器先给GT参考时钟再复位TX和RX等待gt_reset_done和channel_up都拉高后才能开始用户数据收发。很多人卡在channel_up不拉高基本都是复位顺序不符合手册要求。Aurora还有一个关键点两个FPGA之间最好共用同一参考时钟源。如果各自板卡用独立晶振尽管频率标称一样实际25ppm的偏差会持续累积高速传输一段时间后必然偶尔丢包。我调试两块开发板互联时遇到过类似问题把GT参考时钟接到同一个源上就稳定了。4.3 FPGA图像处理滑动窗口滤波的Verilog实现提到fpga图像处理滑动窗口滤波是最基础的入门算法。以3x3均值滤波为例实现思路是用3个行缓存拼出3行数据再用移位寄存器构成3x3窗口最后对9个像素求和平均。行缓存的实现方式主要有三种Block RAM、移位寄存器原语、纯逻辑寄存器组。Vivado的Shift Register IP可以方便地生成行缓存窗口部分用两级寄存器实现。边界像素的处理也值得注意直接补0会让图像边缘变黑更稳妥的做法是复制相邻像素或镜像扩展。卷积运算带来的位宽增长是另一个容易踩的坑。输入是8位像素3x3均值滤波后的理论位宽要到12位直接截取高8位会损失精度正确做法是保留扩展位宽或做饱和截位。这个思想我们在定点数部分已经讨论过实际项目里非常常见。4.4 相控阵、多Die FPGA和更多可能的方向搜索里有人问fpga可以控制相控阵的相位吗这个问题很有意思。相控阵的相位控制本质上是对每个天线单元产生可编程延时的正弦信号。FPGA配合DDS或CORDIC算法可以生成多路相位独立可控的正弦波几百个阵元的相位控制一块中等规模的FPGA就能搞定。工程上的难点在于相位更新速度、相移精度和通道间延迟对齐这些都是时序设计功夫。多Die FPGA的约束也是近期的高频词。像Versal这类多Die器件跨Die路径必须经过Laguna桥约束比单Die复杂不少需要在Vivado中设置die间的partition和跨die路径的约束。这块涉及的知识比较深如果你还在入门阶段可以先了解概念不必深挖。搜索里提到的Microchip coreEDAC IP更新与配置优化思路其实是通用的FPGA内部的EDAC、CRC这类保护和诊断逻辑无论哪家器件都要理解配置流程和优化方式。学会了Xilinx那一套举一反三去理解其他厂家的IP并不难。4.5 xdma与FIR多相滤波用到了再深挖最后说两个用到再学的技术点。XDMA是目前PCIe板卡的主流方案很多高速采集卡都用它实现主机与FPGA之间的DMA传输。学习XDMA建议直接看官方示例工程重点是理解DMA描述符的组织和中断处理方式不需要一上来就啃PCIe协议栈。Vivado的FIR编译器IP核做多相滤波时参数配置里分明有滤波器系数生成、并行通道数、数据位宽这些选项。多相分解后每个相位相当于原始滤波器系数抽取出的一份子滤波器输出端做合并。如果你学信号处理这个IP值得花时间玩透但如果不做通信或音频项目可以等到项目需要时再深入。就我个人体会而言FPGA学习没有太多捷径但每个阶段的笔记都能让下一个阶段少走弯路。把环境问题、语法细节、接口时序这些问题逐个记录下来后面做项目时翻一翻很多曾经折腾半天的坑其实一句话就能说清楚。