在上一篇博客中我们探讨了组合逻辑电路——一个只关注“当下”的即时响应者。然而现实世界中的大多数系统比如计数器、CPU、状态机都需要记住过去的状态。这就引出了数字电子技术的另一个核心支柱时序逻辑电路。今天我们就来揭开它的神秘面纱。1. 组合 vs. 时序关键区别在哪组合逻辑电路输出仅由当前输入决定没有记忆能力。就像一个简单的开关。时序逻辑电路输出不仅由当前输入决定还取决于电路过去的“历史”状态。它拥有记忆/存储功能。核心洞察时序逻辑 组合逻辑 存储单元。存储单元的输出会反馈到组合逻辑的输入端共同决定最终的输出。2. 记忆的基石触发器Flip-Flop如果说逻辑门是组合电路的砖瓦那么触发器就是时序电路的基石。它是能够稳定存储1位二进制信息0或1的基本单元。触发器的分类触发器可以从不同角度进行分类理解这些分类有助于我们选择合适的器件按结构/触发方式分电平触发 (Level-triggered)在时钟信号CLK为高或低电平期间对输入敏感。缺点是可能在CLK有效期间多次翻转抗干扰性差。脉冲触发 / 主从触发 (Pulse-triggered / Master-Slave)将CLK高电平期间的输入暂存于“主”级在CLK下降沿将结果传递给“从”级。每个周期只改变一次状态。边沿触发 (Edge-triggered)最常用且最可靠只在时钟信号的上升沿↑或下降沿↓瞬间采样输入并更新状态其余时间完全不受输入变化影响抗干扰能力极强。按逻辑功能分SR触发器Set-Reset有约束条件S和R不能同时为1。JK触发器SR触发器的升级版解决了约束问题。当JK1时实现翻转Toggle功能。D触发器Data/Delay次态直接等于输入D。结构简单应用最广泛常用于数据锁存和移位寄存器。T触发器Toggle当T1时每来一个时钟脉冲就翻转一次状态。常用于计数器。3. 如何分析一个时序电路从电路到功能分析时序电路的目标是搞清楚它到底在做什么。标准步骤如下写驱动方程找出每个触发器的输入如J, K, D与外部输入及当前状态之间的逻辑关系。写状态方程将驱动方程代入对应触发器的特性方程如JK触发器Q JQ KQ得到描述“下一状态”如何由“当前状态”和“输入”决定的方程。写输出方程找出电路最终输出与当前状态及输入的关系。构建状态表/图/时序图状态转换表列出所有可能的当前状态在给定输入下对应的下一状态和输出。状态转换图用图形化的方式展示状态之间的跳转关系。时序图展示在时钟脉冲作用下各信号随时间变化的波形。总结功能通过以上工具最终归纳出电路的实际用途例如这是一个模7计数器。重要概念时序电路也被称为有限状态机 (FSM)因为它总是在有限个预定义的状态之间切换。4. 常见的时序逻辑模块工程师们很少从零开始设计复杂的时序电路而是直接使用高度集成的中规模集成电路(MSI)寄存器 (Register)数码寄存器用于并行存储一组二进制数据如74HC175。移位寄存器不仅能存储还能在时钟控制下将数据逐位左移或右移。这是实现串行-并行数据转换、基本算术运算乘除2的幂次的关键部件。计数器 (Counter)用于累计时钟脉冲的数量也可用作分频器或定时器。同步 vs. 异步同步计数器的所有触发器共用同一个时钟状态更新同步异步计数器的时钟是级联的更新有延迟。常见芯片74HC1614位同步二进制十六进制加法计数器。74HC160同步十进制加法计数器。任意进制计数器通过置零法或置数法可以利用标准计数器如74160构建任意模值如29进制的计数器。总结一下如果说组合逻辑电路赋予了数字系统“思考”的能力那么时序逻辑电路则赋予了它“记忆”和“状态”的能力。两者结合才构成了我们今天所依赖的复杂处理器、内存和控制系统。理解触发器的工作原理和时序电路的分析方法是通往更高级硬件设计的必经之路