1. 从协议看不懂到数据跑起来JESD204到底在解决什么问题如果你手上有块高速ADC或者DAC的板子采样率动辄几百MSPS甚至上GSPS那你大概率绕不开JESD204这个协议。我刚开始接触的时候也是一头雾水——明明有并行LVDS接口可以用为什么非要搞这么个串行协议出来后来实际做项目才明白当采样率上去之后并行接口的引脚数量、时序对齐、PCB走线难度都会变成噩梦。JESD204的核心价值就一句话用更少的引脚跑更高的带宽同时保证多通道之间的确定性延迟。1.1 并行接口的瓶颈与JESD204的破局思路先说说并行LVDS的问题。假设你有一个14位、500MSPS的ADC用并行DDR LVDS输出数据线就要14根加上随路时钟、帧时钟一对差分算两根线光是数据链路就占掉30多个引脚。如果板子上有4个这样的ADC引脚数直接爆炸FPGA的IO Bank根本不够用PCB层数也得往上加。更麻烦的是并行接口下每根数据线的走线长度必须严格等长稍微差一点500MHz的时序窗口就吃不消了。JESD204的做法是把这些并行数据用8B/10B编码JESD204A/B或者64B/66B编码JESD204C串行化通过一对或者几对高速SerDes lane发出去。一个14位500MSPS的ADC用一条lane就能搞定引脚数从30多降到2根。而且SerDes自带时钟恢复不需要随路时钟PCB走线只需要控制差分阻抗不用死磕等长。这就是为什么现在高速ADC/DAC几乎清一色用JESD204接口。但天下没有免费的午餐。串行化之后数据不是直接就能用的接收端需要做链路对齐、通道对齐、帧对齐还要处理确定性延迟的问题。这些工作如果让FPGA逻辑自己写工作量巨大且容易出错所以Xilinx现在是AMD提供了JESD204 IP核把物理层和链路层的大部分工作都封装好了。1.2 JESD204B/C的关键参数M、L、F、K到底怎么理解看JESD204的文档满眼都是M、L、F、K、S、N、N这些字母刚开始很容易懵。我用一个实际例子帮你把这些参数串起来。假设你有一个ADC4个通道每个通道14位采样率500MSPS。你打算用2条lane来传输每条lane的线速率是10Gbps。那么M 4表示转换器数量也就是ADC的通道数L 2表示lane的数量F 2表示每帧的字节数octets per frameK 32表示每多帧包含的帧数frames per multiframeS 1表示每帧每转换器的采样数N 14转换器分辨率N 16传输时每个样本占用的位数通常补齐到8的倍数这些参数不是随便选的它们之间有一个核心约束线速率 采样率 × M × S × N × 10/8 ÷ L8B/10B编码下。你把上面的数代进去500M × 4 × 1 × 16 × 1.25 ÷ 2 20Gbps。等等这不对我设的是10Gbps。那说明参数需要调整比如把L改成4线速率就变成10Gbps了。注意JESD204B的线速率范围通常是312.5Mbps到12.5GbpsJESD204C可以更高。选参数的时候要先确认ADC支持的线速率范围再反推L和F。实际配置IP核的时候这些参数必须和ADC端完全一致否则链路根本起不来。我踩过的坑是ADC手册上写的F2但实际配置寄存器的时候发现它默认是F1结果IP核一直报链路错误。后来用示波器抓了SYNC信号发现ADC根本没发同步请求查了半天才发现是ADC的SPI配置没写对。1.3 子类0、1、2的区别为什么大多数场景选子类1JESD204B有三个子类子类0、子类1、子类2。子类0没有确定性延迟保证基本没人用。子类1用SYSREF信号来做多帧对齐子类2用SYNC信号本身来对齐。子类1是主流因为它对SYSREF的时序要求相对宽松而且支持多器件同步。子类1的工作流程大致是这样的FPGA给ADC发一个SYSREF脉冲ADC收到后开始计数每K个帧发一个多帧边界。FPGA端的IP核也同时开始计数这样双方的多帧边界就对齐了。之后数据经过弹性缓冲就能保证每次上电后的延迟是固定的。这里的关键是SYSREF的时序。SYSREF必须满足建立保持时间的要求通常需要在Device Clock的上升沿附近采样。如果SYSREF抖动太大多帧边界就会错位链路虽然能起来但延迟不确定。我一般会用FPGA的MMCM输出一个干净的SYSREF并且确保它的相位和Device Clock对齐。2. JESD204 IP核的配置细节从手册到实际可用的工程Xilinx的JESD204 IP核现在叫JESD204 PHY和JESD204 Core功能很全但配置项也多。我第一次用的时候对着PG066手册看了整整两天才把各个参数搞清楚。这一章我把配置过程中最容易出问题的几个点拆开讲。2.1 时钟架构Core Clock、Ref Clock、Device Clock怎么接JESD204 IP核需要几个时钟Core Clock、Reference Clock、Device Clock也叫SYSREF相关的时钟。这几个时钟的关系如果搞错IP核要么不工作要么工作不稳定。Reference Clock给SerDes的PLL用的通常是线速率的1/20或者1/40。比如10Gbps的线速率Ref Clock可以是250MHz或者500MHz。这个时钟必须非常干净抖动要小否则SerDes的误码率会很高。Core ClockIP核内部逻辑的工作时钟通常是线速率除以408B/10B编码下。比如10Gbps线速率Core Clock就是250MHz。这个时钟可以由IP核自己产生也可以从外部输入。Device Clock给SYSREF采样用的通常和Core Clock同源但相位需要调整。我实际项目中Ref Clock用了一颗专用的时钟芯片比如LMK04828它能输出多路超低抖动的时钟同时给FPGA和ADC提供参考。Core Clock和Device Clock从FPGA的MMCM出来这样相位关系可控。提示如果Ref Clock的抖动太大SerDes的CDR可能锁不住链路会频繁重连。用示波器看眼图眼高和眼宽都要留足余量。2.2 弹性缓冲与延迟测量怎么确认链路真的对齐了IP核配置好之后怎么知道链路真的对齐了最直接的方法是看IP核的状态寄存器。Xilinx的IP核提供了rx_sync、rx_aligned、rx_cgs等信号这些信号拉高说明链路进入了正常工作状态。但光看状态还不够还要确认弹性缓冲的延迟。弹性缓冲的作用是吸收时钟域之间的相位差如果缓冲深度设置不当数据会溢出或者下溢。IP核通常有一个rx_buffer_adjust信号用来指示缓冲的调整方向。如果这个信号一直在跳说明时钟频率不匹配需要检查Ref Clock和Core Clock的频率关系。我一般会在ILA里抓这几个信号rx_sync、rx_aligned、rx_buffer_adjust、rx_disperr。正常情况下rx_sync和rx_aligned应该稳定拉高rx_buffer_adjust应该稳定在某个值附近rx_disperr应该一直是0。如果rx_disperr偶尔跳一下说明链路有误码需要检查信号完整性。2.3 多通道对齐怎么保证4个ADC通道的数据是同一时刻的多通道对齐是JESD204最核心的价值之一。假设你有4个ADC通道每个通道的数据通过不同的lane传输你怎么保证它们在同一时刻采样答案就是SYSREF和多帧对齐。子类1的机制是这样的SYSREF到来时所有通道的帧计数器同时复位然后每个通道开始发送数据。由于所有通道的Device Clock是同源的帧计数器的步调一致所以多帧边界是对齐的。接收端IP核收到数据后会根据多帧边界把各个通道的数据对齐到同一个时间点。但这里有一个坑不同lane之间的走线延迟可能不同。如果lane0的走线比lane1长5cm信号到达FPGA的时间就差大约250ps按光速的2/3算。这个延迟差会导致通道间的偏斜。JESD204 IP核有通道对齐功能可以自动补偿这个偏斜但补偿范围有限通常只有几个字节。如果走线延迟差太大超过了补偿范围通道就对不齐了。所以PCB布线的时候同一个JESD204链路的lane之间要尽量等长误差控制在5mil以内。如果实在做不到就要在IP核里手动调整lane deskew的延迟值。3. MicroBlaze嵌入式初始化让FPGA自己配置ADC和DACJESD204链路建立之后ADC和DAC的配置寄存器还需要通过SPI或者I2C来写。如果每次上电都用外部主机来配置那产品化的时候就很麻烦。所以通常会在FPGA里放一个MicroBlaze软核让它在上电后自动完成ADC/DAC的初始化。3.1 MicroBlaze的最小系统需要哪些IP核一个能用的MicroBlaze最小系统包括MicroBlaze核选择适合的配置比如Area Optimized或者Performance Optimized。如果只是做初始化Area Optimized就够了。AXI Interconnect连接MicroBlaze和各个外设。AXI GPIO用来控制ADC/DAC的复位、使能等信号。AXI SPI用来配置ADC/DAC的寄存器。AXI UART用来打印调试信息。AXI Timer用来做延时。DDR控制器可选如果程序比较大需要外挂DDR。BRAM用来存放程序如果程序小于128KB可以直接用BRAM。我一般会用Vivado的Block Design来搭这个系统这样连线不容易出错。MicroBlaze的时钟通常用100MHzSPI的时钟根据ADC的要求设置一般是10MHz到50MHz。3.2 SPI配置ADC的实战以AD9680为例AD9680是一款双通道14位1GSPS的ADC支持JESD204B接口。它的配置寄存器通过SPI访问SPI模式是CPOL0CPHA0也就是Mode 0。配置流程大致是这样的复位ADC拉低复位引脚延时10ms再拉高。写SPI配置寄存器设置SPI为4线模式地址自增模式。配置JESD204参数设置L、M、F、K、S等参数必须和FPGA端的IP核一致。配置时钟设置ADC的内部PLL产生所需的采样时钟。启动JESD204链路拉高SYNC信号等待FPGA端的IP核响应。检查链路状态读取ADC的链路状态寄存器确认链路已建立。用MicroBlaze写SPI的时候要注意时序。AD9680的SPI时钟最高支持50MHz但实际用的时候建议降到10MHz左右因为MicroBlaze的SPI IP核在高速下可能会有时序问题。另外每次写寄存器之后要读回来验证确保写入成功。// AD9680 SPI写寄存器示例 void ad9680_spi_write(uint16_t addr, uint8_t data) { uint8_t tx_buf[3]; tx_buf[0] (addr 8) 0x7F; // 写操作地址高7位 tx_buf[1] addr 0xFF; // 地址低8位 tx_buf[2] data; // 数据 spi_transfer(tx_buf, NULL, 3); }3.3 上电初始化流程从复位到链路建立的完整时序整个上电初始化流程需要严格按照时序来否则链路可能起不来。我整理了一个典型的流程步骤操作延时说明1FPGA加载完成-DONE信号拉高2MicroBlaze启动100ms等待时钟稳定3复位ADC10ms拉低再拉高4配置ADC时钟10ms等待PLL锁定5配置JESD204参数1ms写入所有参数6使能JESD204链路-拉高SYNC7等待链路建立100ms轮询状态寄存器8检查误码-读取错误计数器这个流程看起来简单但实际调试的时候最容易出问题的是步骤4和步骤7。ADC的PLL锁定需要时间如果没等锁定就配置JESD204链路肯定起不来。步骤7的轮询也要有超时机制如果100ms内链路没建立就要重新初始化。注意有些ADC的JESD204链路需要FPGA先发SYNC请求ADC才会开始发送数据。这种情况下MicroBlaze要先配置FPGA端的JESD204 IP核让它拉高SYNC然后再配置ADC。4. 调试实战链路起不来的时候怎么一步步排查JESD204链路调试是最考验耐心的地方。我遇到过各种奇怪的问题有时候链路能起来但误码率很高有时候链路根本起不来有时候链路起来了但数据不对。这一章我把常见的排查思路整理出来希望能帮你少走弯路。4.1 链路完全起不来先查时钟和电源如果链路完全起不来第一步要查的是时钟和电源。用示波器测量ADC的采样时钟、FPGA的Ref Clock、SYSREF确认频率和幅度都正常。特别是SYSREF它的频率通常是采样率的1/K如果频率不对多帧边界就对不齐。第二步查电源。高速ADC对电源纹波很敏感如果电源纹波超过10mVSerDes的误码率会明显上升。用示波器看电源的纹波如果太大就要加LC滤波或者换LDO。第三步查SPI配置。读回ADC的所有寄存器确认JESD204参数和FPGA端一致。我遇到过一次ADC的F参数配置成了2但FPGA端配置的是1结果链路一直报错。后来用逻辑分析仪抓了SPI波形才发现是MicroBlaze的SPI驱动有问题地址自增模式没使能。4.2 链路能起来但误码率高信号完整性问题如果链路能起来但误码率很高rx_disperr频繁跳变那多半是信号完整性问题。常见的原因有走线阻抗不匹配差分走线的阻抗应该是100欧姆如果阻抗偏差太大信号反射会很严重。过孔太多每个过孔都会引入寄生电容和电感影响信号质量。高速SerDes走线尽量少打过孔。连接器质量差如果ADC和FPGA之间通过连接器连接连接器的带宽要足够。我见过用普通排针连接10Gbps SerDes的结果误码率惨不忍睹。参考时钟抖动大Ref Clock的抖动会直接调制到SerDes的输出上导致眼图闭合。排查信号完整性问题最直接的方法是看眼图。用高速示波器加上差分探头测量SerDes发送端的眼图。如果眼高和眼宽都不够就要优化PCB或者换更好的时钟源。4.3 数据不对但链路正常检查数据映射和字节顺序还有一种情况是链路状态正常rx_aligned也拉高了但读出来的数据不对。这种问题通常是数据映射或者字节顺序的问题。JESD204的数据映射规则是每个转换器的样本按照N位打包然后按照F个字节组成一帧。如果N16那么每个样本占2个字节。多个转换器的样本会交织在一起具体的交织方式取决于M和L的配置。我遇到过一次ADC是4通道L2F2。按照JESD204标准lane0传输的是转换器0和1的样本lane1传输的是转换器2和3的样本。但我在FPGA端解析的时候把lane0的数据当成了转换器0和2结果通道顺序全乱了。后来查了IP核的文档发现它有一个rx_data_mapping参数可以调整通道映射关系。提示调试数据映射的时候可以让ADC输出一个已知的测试图案比如斜坡信号然后在FPGA端观察接收到的数据。如果斜坡的斜率不对说明字节顺序有问题如果通道顺序不对说明映射关系有问题。4.4 多通道偏斜用ILA抓SYSREF和SYNC的时序多通道偏斜是JESD204调试中最头疼的问题之一。如果4个通道的数据不是同一时刻的那后续的信号处理就没法做。排查偏斜问题我一般会用ILA抓SYSREF和SYNC的时序。具体做法是在FPGA端把SYSREF和SYNC信号引到ILA同时抓取各个通道的多帧边界信号。正常情况下所有通道的多帧边界应该在同一时刻出现。如果某个通道的多帧边界偏了几个时钟周期说明这个通道的延迟和其他通道不一致。偏斜的来源可能是PCB走线不等长前面说过lane之间的走线要等长。SYSREF到各个ADC的走线不等长SYSREF也要等长否则各个ADC的多帧边界会错开。ADC内部的延迟不一致有些ADC的通道之间本身就有延迟差需要在FPGA端做补偿。补偿的方法是在IP核里调整lane deskew的值。Xilinx的IP核支持每个lane独立调整延迟精度是1个Core Clock周期。如果偏斜小于1个周期那就只能通过后续的数字信号处理来补偿了。5. 从工程化角度再看JESD204那些手册上不会写的经验JESD204的文档很多但真正做工程的时候有些经验是手册上不会写的。这一章我分享几个实际项目中总结出来的点希望能帮你避开一些坑。5.1 IP核版本选择为什么我不建议用最新版Xilinx的JESD204 IP核版本很多从最早的JESD204 v1.0到现在的JESD204 PHY v4.0。我的经验是不要盲目用最新版。新版本虽然功能多但有时候会引入新的bug而且和旧版Vivado的兼容性可能有问题。我一般会选一个稳定版本比如JESD204 PHY v3.1或者v3.2这些版本已经经过大量项目验证问题比较少。如果项目对JESD204C有需求那就只能用新版本但要做好调试的准备。另外IP核的License也要注意。JESD204 PHY核是免费的但JESD204 Core链路层可能需要License。如果只是做接收有时候可以只用PHY核链路层自己写这样能省License。5.2 复位策略软复位和硬复位的配合JESD204 IP核的复位策略很重要。如果复位不当链路可能起不来或者起来后不稳定。我一般会用两级复位硬复位和软复位。硬复位是上电时的全局复位把所有逻辑都复位到初始状态。软复位是在链路出错时只复位JESD204相关的逻辑不影响其他模块。Xilinx的IP核提供了rx_reset和tx_reset信号可以用这些信号来做软复位。复位的时候要注意顺序先复位PHY再复位链路层最后复位用户逻辑。如果顺序反了可能会出现亚稳态或者链路状态机卡死。5.3 温度漂移对链路的影响高温下误码率上升怎么办高速SerDes对温度很敏感。温度升高时SerDes的驱动能力下降眼图会闭合误码率上升。我做过一个项目常温下链路很稳但到了70度就开始偶尔报误码。解决温度漂移的方法有几种降低线速率如果系统允许把线速率降一档眼图余量会大很多。调整SerDes的预加重和均衡Xilinx的IP核支持调整TX预加重和RX均衡可以根据温度动态调整。加强散热给FPGA和ADC加散热片或者风扇把温度控制在合理范围内。我一般会在IP核里把TX预加重设成自动模式让它根据温度自动调整。如果自动模式效果不好就手动设一个固定值然后在高温下测试误码率。5.4 和MicroBlaze的协同中断还是轮询MicroBlaze和JESD204 IP核的协同方式有两种中断和轮询。中断的实时性好但实现复杂轮询简单但占用CPU时间。我一般会用轮询因为JESD204链路建立后就不需要频繁干预了。MicroBlaze只需要在上电时配置一次之后定期检查链路状态就行。轮询的周期可以设成100ms对CPU的占用很小。如果链路出错需要快速响应那就用中断。Xilinx的IP核提供了rx_error中断信号可以连接到MicroBlaze的中断控制器。中断服务程序里做软复位然后重新初始化链路。// JESD204链路状态轮询示例 while (1) { uint32_t status jesd204_read_status(); if (status RX_SYNC_ERR) { jesd204_soft_reset(); ad9680_init(); } usleep(100000); // 100ms }6. 写在最后一些个人体会JESD204这个协议刚接触的时候觉得复杂但用熟了之后会发现它的设计其实很优雅。关键是要把时钟架构、参数配置、数据映射这三块搞清楚剩下的就是调试经验的问题了。我最大的体会是不要怕慢先把时钟和电源搞定。很多链路问题追根溯源都是时钟抖动或者电源纹波引起的。把这两块做好了后面的事情就顺理成章。另外MicroBlaze做初始化虽然方便但也要注意代码的健壮性。我见过因为SPI配置失败导致整个系统起不来的情况后来加了重试机制和错误上报才稳定下来。嵌入式初始化不是写一次就完事的要考虑各种异常情况。最后分享一个小技巧调试JESD204的时候可以先用低线速率跑通比如3.125Gbps然后再逐步提高到目标速率。低速率下链路容易建立可以先把数据通路调通再优化信号完整性。这样比一上来就冲最高速率要高效得多。