经常有人拿着一张“模拟IC设计工程师”的职位描述来问我这行到底每天在干什么。也有人是刚入行或者准备转行抱着拉扎维、艾伦的书啃得头疼却总感觉和实际工作隔着点什么。今天我不聊大而全的职业规划也不准备复述教科书就从一个干了十几年的从业者视角把模拟IC设计这件事拆开揉碎聊聊它的底层逻辑、核心工具链尤其是那个绕不开的PDK以及一条能少踩坑的实操路径。这篇东西适合正在学模拟设计的学生、刚拿到offer的初级工程师也适合想了解这行本质的跨行朋友——看完你至少能明白模拟IC设计不是“画电路图”而是“在物理约束下找最优解”。1. 内容整体设计与思路拆解1.1 模拟IC设计到底在解决什么问题先给个最直白的定义模拟IC设计是使用半导体工艺在硅片上实现处理连续信号的电路。数字电路处理的是0和1有噪声容限写错了还能靠EDA工具自动修正时序。模拟电路面对的是电压、电流、电荷、噪声、温度漂移、工艺偏差这些连续量每一个都直接决定芯片能不能用。比如你手机里的电源管理芯片要把4.2V的锂电池电压转换成1.8V给CPU核心供电。这个转换过程要稳定、低纹波、高效率温度从-20℃到60℃电压都不能掉。设计这颗芯片的人就是在处理“模拟信号在物理环境下的失真问题”。我刚工作那会儿带我的师傅说过一句话至今印象深刻“数字设计是拼逻辑模拟设计是拼物理直觉。”什么意思数字电路里VDD和GND之间可能漏电1mA只要时序收敛基本没人管你。但模拟电路里这1mA漏电流就是致命的——它会改变静态工作点让放大器偏置漂移反馈环路失稳甚至直接烧掉芯片。所以做模拟IC设计本质上是在四个维度之间权衡速度、功耗、噪声、面积。这四个指标像跷跷板压住一头另一边必然翘起来。比如运放带宽做宽了噪声通常变大功耗也上去了面积省了匹配性就变差失调增大。没有“最优解”只有“最合适的妥协”。这也是为什么模拟设计被视为“手艺活”因为同样的spec不同工程师画出来的电路结构可能完全不一样但都能达标。1.2 完整设计链条与工程师的真实工作场景很多人以为模拟IC设计就是画原理图和跑仿真这是最大的误解。真实的工作链条是这样的系统指标分解 → 电路结构设计 → 原理图仿真验证 → 版图设计 → 寄生参数提取 → 后仿真验证 → 改版迭代 → 流片 → 测试与调试。这个链条里画原理图大概只占20%的时间。剩下的时间全在跑仿真、调版图、修问题。我见过不少新人心态崩了就是因为觉得自己每天都在“看着波形发愁”不像数字设计那边能刷刷跑回归。再说直白一点模拟IC设计工程师有两样东西是吃饭的本钱第一个是懂得选电路结构知道什么时候用共源共栅什么时候用折叠共源共栅什么时候上Chopper第二个是懂得“让工具帮你干活”也就是会用PDK、仿真器、波形查看器并且能把波形信息和电路行为对应起来。前者是内功后者是外功缺一不可。下面我会把这个链条逐段拆开重点讲PDK的作用、仿真陷阱、版图寄生问题这些是教科书里写得最少但实际工作中最能拉开差距的地方。2. PDK模拟设计的地基与词典2.1 PDK到底是什么为什么它决定了你的设计能不能落地PDK全称Process Design Kit工艺设计套件。每个芯片代工厂比如台积电、中芯国际、华虹都会为每套工艺节点比如180nm、130nm、55nm、28nm开发一套PDK里面包含了设计所需的全部“语法规则”和“器件模型”。我用一个生活类比解释PDK想象你在搭积木积木块的大小、材质、卡槽尺寸、承重能力各有不同。PDK就是一本说明书告诉你每种积木的确切尺寸、材质、能承重多少、能跟其他积木怎么组合、卡槽有多少种固定位置。没有这本说明书你搭出来的积木可能一碰就散或者根本装不进去。在模拟IC设计里PDK包含的东西大致有这么几类器件模型MOS管、电阻、电容、电感、二极管、三极管、LDO、带隙基准等各类器件的SPICE模型。这些模型的参数是代工厂实测硅片后拟合出来的精确度直接决定仿真结果能不能对上实测。器件结构符号与CDF参数你从PDK里调出一个NMOS管它长什么样源漏栅怎么画W/L选项、finger数量、multiplier数量、器件衬底接法都在CDF里定义好。你还得知道哪些参数能改哪些不能改——比如最小沟道长度、最小面积、dummy规则改错了PTV检查直接报错。物理验证规则也就是PV ruleDesign Rule CheckDRCLayout vs SchematicLVS以及EF、Antenna、ESD等。这些规则文件告诉你的版图软件什么间距合法、什么密度合法、金属线宽多少。层次定义与图层信息每一层掩膜对应哪个GDS层次这种映射关系也写在PDK里。你画版图时用的每一根线、每一个矩形最终都会变成光刻机上的真实图层。仿真参数与回调很多PDK还带好用的“回调”机制。比如你改了一个器件的W它的电阻、电容、寄生参数会自动更新。还有pcell参数化单元拉一个晶体管到版图上改个W/L整个图形自动生成不用手动漫游格子。从工作流来看如果没有PDK一切都得自己从零开始自己建模型、自己写规则文件、自己画器件版图。这在几十年前是标配现在只有科研机构为了特殊工艺才会这么干。工业界里用PDK做设计是底线因为你流片不通过亏的是几百万的流片费和不计其数的时间。2.2 工艺角、模型与温度PDK里的三个隐藏维度PDK里给的仿真模型并不是一个固定值而是一个分布。代工厂会把正态分布取三几个典型点转化为不同“工艺角”。最常见的工艺角组合是TT/FF/SS/FST/SF。TT是typical typical器件速度处于典型值FF是快速-快速NMOS和PMOS都快SS是慢速-慢速两者都慢FS是快NMOS慢PMOSSF反过来。再加上电压和温度维度合称PVT。设计的时候你的仿真必须覆盖这些corner保证芯片在各个工艺偏差范围内都能正常工作。我刚入行第一次流片回来测出来芯片的振荡频率比仿真低了30%特沮丧。后来老前辈告诉我你仿真的时候只跑了TT corner没有跑SS corner。SS corner下器件Cgs变大gm变小振荡器预期就低。从此我养成一个习惯每个关键指标至少覆盖SS/FF/TT三个角与全温度范围。这是模拟设计的基本盘没有商量的余地。PDK文档里一般会给出三种仿真模型Typical、Slow、Fast。温度模型通常默认是-40℃到125℃。我建议你把自己负责的芯片工作范围再外扩10℃因为实际系统在启动时局部温升会比你想象的夸张。2.3 PDK使用中的常见错误与细节坑即便用PDK也有很多细节会坑死新手我列几个高频问题不会看PDK模型选型表。PDK给了一堆MOS管模型有普通管、低阈值管、厚栅氧管、射频管不懂选型会拿低阈值管做ESD保护拿厚栅氧管做高带宽放大器性能直接崩。选之前先看PDK文档里的适用场景说明。手动改device参数导致Rule冲突。有些人图省事直接在网表里改MOS管的M值或者finger数但版图里pcell没有跟着同步LVS的时候报mismatch改半天才意识到。正确做法是改CDF参数让pcell自动重画。忽略dummy与边缘效应。PDK规则里要求有源区周围必须加相同结构dummy很多人后仿真波形很好实际流片出来却完全不匹配。原因就是版图边缘的STI应力改变了MOS管的阈值电压不加dummy的晶体管和PDK模型模型从根上就不一致。迷信模型忽略器件工作点。PDK模型再准也只是在小信号范围内拟合准确。你把电压拉到超高压区或者把电流设置到模型验证范围之外仿真结果基本等于猜。每个模型在PDK文档里都有适用电压、电流范围引用前先翻一眼。一句话总结PDK是设计的地基地基判断不准楼建得越漂亮倒得越快。我在培训新人的时候第一课不是教他们背经典电路而是让他们把PDK文档里的器件模型特征曲线自己扫一遍。扫出来的曲线就是你对工艺的“感觉”比你背十遍理论都管用。3. 从原理图到版图一次完整的模拟模块设计实操3.1 目标设定与电路结构选型下面我用一个实际做过的例子——设计一个内部基准电压源Bandgap Reference带隙基准带你走一遍模拟设计全流程。这是个经典入门级模块既包含了模拟设计的大多数典型问题又不至于太复杂。需求参数输出1.2V输出电压精度±2%温度漂移50ppm/℃电源抑制比60dB功耗10μA电源电压3.3V工艺使用180nm BCD。拿到这个需求先要选结构。带隙基准电路常见有两大类结构一类是基于放大器钳位的经典Brokaw带隙一类是基于电流模式的电流求和带隙。我选了经典结构原因有三第一该结构温漂特性好好做trimming第二文献多团队熟悉风险低第三版图面积相对紧凑适合这次芯片面积预算。这里我多啰嗦一句结构选型不要老想着炫技稳定、可预测、可量产才是工业生产线的核心诉求。我见过有人用复杂自偏置结构省了5%功耗结果启动电路折腾了三周最后还发现某个工艺角下上电不启动整颗芯片报废。这个经验之后我会专门讲。选定结构后就进入参数拆分首先确定流过PTAT正温度系数和CTAT负温度系数电流支路的电流大小。基准电流典型值1μA运算放大器功耗控制在5μA左右。已知1.2V输出那么电阻阻值和电流的关系是Vref Vbe (Vptat / R2) × R1。Vbe大约是650mV室温下温度系数约-2mV/℃差压ΔVbe 在室温下约为54mV其温度系数约为0.085mV/℃×5。我可以选电阻比实现温度补偿。手算初值若PTAT电流1μAR1选约60kΩR2选约540kΩ才能使R1上的压降在540mV上下。这样Vref≈1.2V。当然实际后续会用Spectre仿真微调电阻比。这里要补充一个关键选择电阻类型。180nm工艺里电阻有poly电阻、扩散电阻、薄膜电阻阻值精度和温度系数差异很大。带隙基准对电阻比值的匹配要求高所以我选了poly电阻并让版图里所有电阻都保持相同指向和密度工艺偏差就能做共模消除。这就是教科书里常说的“圣物匹配”但实际做起来细节多后面版图一节再说。3.2 原理图设计、仿真corner与参数校准结构定了就是把这个电路搭到基准的原点打开原理图编辑器从PDK库里调出PMOS、NMOS、电阻、电容、运算放大器如果PDK内置库有运放就直接用但通常自研运放更好控制搭好电路添加激励源和电源域。搭好以后第一件事不是跑快照而是预先思考你需要看什么波形。大多数仿真器Cadence Spectre / Virtuoso都能在工作点、瞬态、交流这几个域里输出。我给你列个实战中常见的仿真类型表仿真类型验证目标常用设置DC工作点静态工作点正确、管子工作在目标区扫描VDD从2.5到3.6V观察输出是否为准DC温度扫描温漂曲线扫描-40到125℃指定工艺角AC仿真PSRR、环路稳定性在输出端加AC源扫描1Hz到100MHz瞬态启动过程、负载阶跃响应电源上电加斜坡观察是否过冲、振荡蒙特卡洛工艺失配对输出的影响调用MC模型参数跑200次以温漂仿真为例你需要在Cadence ADE中设置design variable比如温度或VDD然后跑dc再用计算器绘制 Vref vs temp 曲线。仿真出来如果温度曲线是一个“碗形”说明一阶补偿已经做到位了如果还是单边倾斜说明PTAT系数没匹配好要调整电阻比或者电流比例。我在实际项目里发现一个习惯很值得推荐先跑全corner的直流工作点不要上来就转瞬态或蒙特卡洛。这一次看的是所有管子是否饱和、是否处于设计区域。不符合就改尺寸、改偏置直到所有corner下都能看到合理的静态点再继续。3.3 版图设计将电学设计翻译成物理版图版图是模拟IC设计里最烧脑、也最“讲尺度”的环节。目的是把你原理图中的器件在物理上摆放、连线同时满足DRC、LVS规则。这不像画PCB可以后面改物理版图直接就决定芯片流片后的真实模样所以加寄生、匹配、抗噪声的思考都要前置。我先讲匹配。对于带隙基准最重要的是一对双极性晶体管Q1、Q2以及电阻阵列。这两个BJT必须做得“同芯同德”实际版图里会把它们摆成一个十字交叉的共中心阵列周围再加上dummy管。比如一个大BJT拆成8个小的按同心圆方式排列这样工艺造成的不均匀性比如光刻偏移、温度梯度会被对称性抵消。电阻阵列也是一样。我用16个最小单位电阻串联或并联来构建R1和R2排列方向全部一致并且用“电流方向一致”原则摆放减少应力差异。同时在电阻两侧加dummy电阻条避免刻蚀加载效应。这个细节如果省略实测精度可能直接掉出±2%的spec。其次是防闩锁和静电防护。版图里每一个连接到I/O的晶体管旁边都要放ESD保护器件通常是GGNMOS或ggPMOS。电源到地之间要预留衬底保护环和深N阱隔离环。很多新人画完核心电路就交差结果DRC没过或者流片回来ESD挂了后台打下来一圈代价巨大。最后是布线的寄生问题。比如你在版图里把基准输出走线拉得很长线上面就有电阻和电容。虽然这个模块电流很小几千欧的寄生电阻也可能引起电压降和噪声耦合。我在布版图时讲究“先定骨架再布线”关键信号线基准输出、使能信号走在顶层金属避免挨着开关信号电源和地做成宽线网络降低IR drop反馈回路的敏感走线尽量短并且左右包地。3.4 后仿真与迭代从“理论好看”到“实际好用”后仿真就是提取寄生参数再跑一遍仿真。前仿真用的是理想互连线后仿真的是真实版图后的R、C寄生。很多人的体验是前仿真各种指标都漂亮后仿真一塌糊涂。这是模拟设计最常见的“翻车现场”。后仿真典型问题有三个带宽和相位裕度下降。寄生电容会把你的主极点往低频推尤其你在高阻抗节点上走线时。如果相位裕度只有45°接近临界我建议回到版图去优化——缩短关键走线、用上层金属或增加屏蔽。噪声恶化。电阻寄生产生的热噪声大部分被算到系统里版图上没做好隔离的话数字开关噪声会通过衬底耦合到敏感节点。我习惯在后仿真时观察电源线上纹波对输出的调制情况如果PSRR掉得厉害重要原因就是耦合路径没有切干净需要在版图里加Deep NWell隔离。电流密度超标。金属线太窄承载电流大电迁移会令线断掉。后仿真会报告IR drop和EM结果我很建议你认真看一眼而不是一把梭等流片。迭代是个死循环但每转一圈你的理解就更深一层。我第一颗芯片后仿真花了整整三周才回到设计规则上能接受的性能。后来经验足了前仿真就直接按“后仿真损耗10%到20%”来预妥协省了很多时间。4. 常见问题与排查技巧实录4.1 仿真不收敛先查工作点别急着改电路模拟设计里最崩溃的事情之一就是仿真器报“DC operating point not found”或者瞬态发散。很多人第一反应是调节仿真器选项其实大多是电路本身的问题。我给自己定了个排查顺序屡试不爽查电源和地。是不是该接的地方没接某个模块悬空没供电查启动电路。基准电路有没有启动路径没有启动路径上电后电流可能是零仿真直接不收敛。查模型调用。PDK模型有没有选择正确corner如果你模型文件路径配错仿真器会用默认模型行为完全不一样。查初始条件。瞬态仿真里给电源和易振荡电路设合理初始条件比如让地为零、VDD为3.3V可以跳过启动震荡。改仿真器设置把“DC convergence assistant”打开提高迭代次数或者用“gear2only”积分方法。有一次我为仿真不收敛折腾了四五个小时最后发现原理图里一个NMOS的B端子悬空没接到地。这种低级错误在忙乱时很容易出现。养成每次仿真前“检查所有器件引脚是否连接”的习惯能省不少时间。4.2 运放相位裕度不够一个案例的调试全过程某个项目里运放需要在RL5kΩ、CL5pF负载下单位增益稳定我前仿真phase margin是70°但后仿真只有38°。排查流程如下第一步看AC波形。频率1MHz附近出现了一个极点把相位往下拉。我推测是版图里某个高阻节点的寄生电容导致从原理图找到对应该点的走线。第二步回到版图测量走线长度和寄生电容。发现在输出级和栅极驱动之间有一段跨越电源轨的走线大约有300μm长底层金属宽度0.6μm估算的寄生电容有1.2fF。虽然看着很小但高阻节点上1fF已经足以改动极点频率。第三步优化方案换上层金属走线并加宽到2μm同时用M1做屏蔽将耦合电容降到0.3fF。后仿真重新跑相位裕度回到了62°。这个案例说明一个道理后仿真与前仿真之间的偏差往往是版图细节造成的而不是原理图方案错误。排查时要用“节点敏感的视角”看版图而不是只看连线通不通。4.3 蒙特卡洛失配导致输出精度超差带隙基准严格看是不需要监控ABS的更关键的是匹配。有一次我的芯片标称输出1.2V蒙特卡洛仿真跑200次发现分布有±3%的偏移超出规格。我一开始以为是BJT失配检查尺寸后发现V mismatch在可接受范围。后来看电阻的monte carlo参数发现我的R1/R2电阻阵列虽然用了dummy但两端走线方式不一样导致一个方向上的额外的寄生电阻加在了一半路径上形成了系统偏差。把电阻阵列改成完全对称的环形布局后蒙特卡洛分布缩小到±1.2%。这个小案例同样指向版图匹配的重要性。任何能引起两边不对称的细节都会在统计意义上转化为失调。所以版图里我最在意的一句口诀是“能拆就拆、能散就散、能对齐就对齐”。一个晶体管拆成多个finger、一个电阻拆成多个段、所有器件同质同向、共质心的对称布局……这样做出来的失配统计才是“白噪声”否则就是“系统偏置”你怎么调都没用。4.4 实测和仿真对不上的经典原因流片回来测试数据与仿真差异超过预期首先是看测试环境与仿真假设是否一致。很多新人只盯着芯片本身忽略了封装、PCB、测试座的寄生。比如我做过一颗低速运放仿真-3dB带宽1.2MHz实测只有600kHz一开始以为运放坏了。后来拆开封装看测试板寄生电容有几十pF直接把输出极点压下去了。重新设计测试板后实测带宽恢复到了1.1MHz。另一个经典原因是温度设定。实验室室温25℃和仿真用的27℃不同看起来无关紧要对温漂指标是顶格考核的模块来说差2℃都能把曲线拉出规格。做精细测试前让芯片在工作温箱里至少稳定20分钟再测。还有一点得提醒仿真模型一般对应的是“硅片”级别的性能封装引线框架、键合线都会引入电阻和电感。高频电路尤其敏感必须后仿真时在IO端口上挂上bonding wire模型。否则你看到的全是幻觉。5. 工具链、学习方法与团队协作经验5.1 主流工具链与PDK环境配置速览工欲善其事必先利其器。当前模拟IC设计行业主流工具几乎是Cadence和Synopsys的天下但节奏多年的老牌工具组合依旧稳定原理图与版图设计Cadence Virtuoso Suite含Schematic Editor、Layout XL、ADE Explorer这是绝大多数模拟工程师日常的主战场。仿真引擎Cadence Spectre以及APS、UltraSim、Synopsys PrimeSim前身是HSPICE、Keysight ADS射频方向更常见。物理验证Siemens CalibreDRC / LVS / xRC寄生提取这是全球几乎所有代工厂的sign-off标准。输入它的是刚过LVS的版图GDS输出的是带寄生参数的SPF或DSPF文件。数模混合仿真把数字RTL和模拟网表联合在一起跑的量级主流是Cadence Xcelium Spectre AMS Designer或者Synopsys VCS PrimeSim。有几点配置PDK环境时的注意版本驱动每一版PDK都对应EDA工具的特定版本组合代工厂的说明文档里会写支持矩阵。不同版本之间可能因为语言或模型格式不兼容而跑不起来折腾配置半天不如先确认版本对应。文件路径把PDK安装在服务器端共享目录所有人访问同一份确保规则一致。千万别把PDK拷到个人本地一旦更新会全部报废。初始化脚本我习惯在启动Cadence前source一个环境脚本把PDK的lib、model、python、skill全部设置好。新同事入职我第一件事是把他终端环境变量和我的比一遍。模型库管理做后仿真时寄生提取文件R vs C会非常大。建议按照子模块分别提取方便定位问题。不要一把抓整个顶层提取几次就够了。5.2 新手必备的“做人/做事”避坑建议很多年轻工程师会陷入一个误区觉得仿真数据好看就是万事大吉。这我在前面也说过了流片和测试才是最后验收。但除了技术细节我更想说几个关系层面的经验第一别自己闷头苦干要善于考古。每个公司都有历史项目、留档文档、前辈的仿真环境记录。你碰到bug时先想一想 这个模块别人有没有做过翻开旧版本设计大概率能找到类似的仿真设置和问题结论。这不是偷懒业内这叫“站在别人的体力劳动上智力进步”。第二仿真记录远比仿真本身重要。我习惯每次跑一个关键仿真就在Excel或onenote里记下仿真日期、结构版本、corner、参数、结果、备注。不要只存一个simulation结果图。等到你产品有问题回头查的时候这几行记录能救命。第三会沟通比会仿真空更重要。模拟工程师经常要和system、layout、CTS、测试、产品工程师沟通。你说的话要能翻译成他们听得懂的术语。比如你对版图同事说“这条线寄生太大”不如直接给他看AC响应掉了几dB再用一句话指出具体是哪个节点。这样效率会好很多。第四保持“物理感觉”的持续训练。多思考“为什么这个值是10k而不是100k”“为什么这里要加两个跟管”多手算小信号传递函数多打扫各级工作点曲线。我刚入行三年手感完全是靠每天晚上手算两个结构养起来的书本是死的但“感觉”是练出来的。5.3 学习路线与资源推荐如果你想系统性进入模拟IC设计我按自下而上的顺序给你列一下基础层拉扎维的《模拟CMOS集成电路设计》、格雷和梅尔的《模拟集成电路分析与设计》。人力的第一遍课本不在“看懂”而在“反复看”——等你做过项目再回头会发现书是全课本里最精炼的经验记录。工具层Cadence Virtuoso的基本操作B站和论坛上一堆视频推荐按“从一个反相器开始做一套完整版图”的方式练手跑腿从一个运放套件开始练。进阶层玩透一个完整的模块比如带隙基准、LDO、运放、比较器。找几份真实架构和spec自己从手算开始走到版图后仿真完整流一次没有——骗自己没意思真去代工厂拼烤一次车学生MPW流片你就成长了。顶层读工艺文档和PDK文档像看小说一样看版图技巧。这在前期比看电路经典更出活儿。我特别推荐一种训练法找一个已经发表的运放电路把原文的参数表抄下来然后用仿真去复现指标。你会发现即使你完全照搬电路结构实际仿真指标也可能和论文差20%于是你就被迫去阅读版图、环境、寄生、测试相关的东西——这正是通往“老手”的拐点。另外模拟IC设计的圈子相对小而专。本地流片、行业交流群、工艺厂商定期开的PDK培训都值得挤时间参加。很多“设计禁忌”就在这些非正式场合听别人吐槽里学到比白纸黑字的文档强得多。6. 最后再分享几个我自己的实战习惯写了这么多在收尾之前我把这几年最管用的几个小习惯整理出来它们没有一个写在产品文档里但每一条都在关键时候帮我省过钱。第一个习惯是逢设计必留“接口”。无论做基准还是运放我都会在原理图和版图里留几个可修测的pad或测试点。流片回来如果指标偏移我可以靠强制偏置、内部注入信号来调试而不是眼睁睁看着测试板抓瞎。这张留一个测试点流片成本几乎不变但debug节省的时间可能是几周。第二个习惯是把仿真程序的每一步写成repeatable脚本。很多新人喜欢在GUI里点鼠标拉波形点完就散了。我在项目初期就会用Ocean脚本或ADE中的OCEAN功能固化“全corner跑温漂蒙特卡洛”的流程。这不仅让我能一键回归还方便在review时直接重现数据省了很多补报告的时间。第三个习惯是定期整理“仿真阴间清单”。我把这几年踩过的坑、看过的bug、从别人那听来的教训整理成Markdown表格按“现象→原因→排查方法→预防方法”分类。每次接到新项目就先翻一遍避免在同一个水坑跌倒两次。这份清单看起来简简单单但它可能是我认为比“design notes”更有价值的东西。技术上的东西总有上限但“少踩坑”的积累是复利增长。我见过设计能力很强但交付率不高的工程师也见过设计没那么炫但每个项目都一次成功的工程师后者的长期价值往往更让人放心。模拟IC设计这行天才一眼识破问题的故事只存在于传说里。更多情况下我们靠的是一遍遍检查、一点点经验、一次次对物理细节的敬畏。如果你正准备入行我最后想说的话只有一句别怕仿真不收敛别怕后仿真性能掉别怕流片失败。真正可怕的是你一直没有“失败过”——那样你就失去了调试的机会和手感。模拟IC设计本质上是在和时间、工艺、噪声、还有你自己的粗心做协调的游戏。拿住耐心把每一个波形看仔细把每一版PDK吃透你会慢慢喜欢上这种“在硅片上雕琢真实信号”的踏实感。