FPGA大佬们是不是经常遇到存储容量不够用的尴尬SD卡速率上不去NOR Flash容量又太小SATA硬盘在FPGA上搞又太重。今天我要聊的这套方案是我在实际项目里验证过的路子——用FPGA直接驱动eMMC芯片通过Verilog写一套控制器逻辑在成本和容量之间找到最舒服的平衡点。这套方案说简单也简单就是拿FPGA模拟eMMC的主机控制器实现读写协议。但里面坑也不少从eMMC的初始化时序、总线协议状态机、到坏块管理和掉电保护每一步都藏着小坑。我前前后后调了两个多月遇到过的奇葩问题一箩筐这篇文章就当作是给后来者的一份避坑地图把自己从Verilog模块设计到系统联调的完整过程都交代清楚。1. 为什么用eMMC而不是SD卡或裸NAND先说个最直白的问题FPGA挂存储市面上方案很多SD卡、TF卡、SPI NOR、SLC NAND、eMMC都有为什么我最终选了eMMC如果只图简单直接怼SD卡最简单网上现成Verilog代码一抓一大把硬件上焊个卡座就能跑。但SD卡有个致命伤——它本质上是给消费级产品设计的你插卡槽里靠弹片物理接触在振动环境下分分钟掉卡座子占地方还要考虑ESD保护、热插拔PCB布局很憋屈。而且SD卡内部是卡厂商自己封装的控制器FPGA只能通过SD总线协议访问命令响应延迟、数据传输时序都不可控跑图像采集这种高速连续写入场景容易掉帧。裸NAND就更是硬骨头了。NAND要自己管ECC纠错、坏块管理、擦写均衡、垃圾回收——这全是苦力活。FPGA里写一套完整的FTL闪存转换层绝对是个天坑我见过头铁的兄弟在FPGA里实现了完整FTL光代码量就够写个大项目了而且调起来极度痛苦动不动就出现位翻转、坏块漂移简直让人怀疑人生。就算你只要裸数据不搞文件系统NAND的page加spare区域结构、read disturb问题、retention问题都够喝一壶的。eMMC恰好站在中间位置。它内部把NAND Flash控制器、FTL、坏块管理、ECC全部集成进了芯片对外暴露一个标准MMC接口FPGA只需要实现主机端协议就行。不用管底层擦写均衡那些烦心事容量死了心就稳了。从PCB角度讲eMMC是标准BGA封装焊上去一了百了抗振动、体积小、走线少特别适合我这种做工业数据记录仪的场景。低成本嘛也是相对而言。eMMC芯片按容量算单位GB的成本其实比SD卡还便宜因为量大手机、平板、机顶盒全都在用供应链成熟。加上外围电路简单——不需要卡座、不需要电平转换eMMC是1.8V/3.3V IO注意匹配、不需要大电容防掉电当然我后面还是加了BOM成本能压得一低再低。对我这种小批量产品这个优势就非常明显了。2. eMMC协议看过来了FPGA实现的关键点都在这里eMMC走的是MMC总线协议5.1规范是目前的主流版本。协议分层来看就三层物理层负责电气信号命令/响应层负责主机和设备之间的交互数据层负责实际数据的传输。FPGA这边最核心的就是把命令/响应层和数据层用状态机串起来。2.1 eMMC引脚定义与电气连接标准eMMC引脚有CLK、CMD、DAT0-DAT7再加上VCC、VCCQ、VDDi等电源引脚。FPGA这边只需要连CLK、CMD、DAT线就能通信。实际上我用的是1-bit模式只接了DAT0这样引脚占用少对布线压力小。如果你追求高吞吐量可以上8-bit模式带宽直接翻8倍但PCB走线要小心多了——8根数据线都得等长CLK和CMD也要按源同步时序约束好。eMMC的153ball封装是BGA焊球引脚分布比较规整强烈建议去看芯片datasheet里的ball map而不是在网上搜个引脚定义就照抄。不同厂家的153ball封装虽然球数一样但个别引脚功能差异还是有的。我做第一版PCB时就吃过亏信了网上一份定义把RESET脚接错了启动时eMMC一直没响应还以为是代码的问题最后对着datasheet一个个核对球位才发现是硬件搞错了。硬件上需要注意的一个细节是VCCQ的电平。eMMC的IO电压由VCCQ决定有的是3.3V有的是1.8V买芯片之前先确认好。FPGA的BANK电压要能对上对不上就得加电平转换芯片。我用的FPGA是Artix-7BANK电压配置成3.3V匹配三星eMMC的3.3V VCCQ很顺利。2.2 Verilog模块架构设计整个eMMC控制器我拆成了4个模块各司其职clk_gen负责产生eMMC的工作时钟。上电初始化时钟要慢约400kHz初始化完成后再切高速最高可达200MHz。这个切换要用MMCM/PLL的BUFGCTRL做无毛刺切换直接MUX切时钟会出glitcheMMC很敏感容易误触发。mmc_cmd命令发送和响应接收模块。核心是一个状态机状态包括IDLE、SEND_CMD、WAIT_RESP、FINISH。需要处理CRC校验、命令超时重发。mmc_data数据传输模块。处理读数据DATA从设备到主机、写数据DATA从主机到设备、CRC校验、数据块结束标志。支持单块、多块传输模式。eMMC_top顶层控制模块。整合命令和数据通路对外提供FIFO接口、状态寄存器、控制寄存器。代码层面上下两级的接口尽量简化。我从顶层就开两个FIFO一个写FIFO一个读FIFO。用户逻辑往写FIFO里丢数据控制器自动发CMD25多块写写进eMMC要读数据就往读FIFO里请求控制器发CMD18多块读。这样应用层根本不用关心eMMC协议细节接口清爽得很。2.3 eMMC初始化流程的Verilog实现初始化流程是整个控制器调通的第一步也是坑最多的地方。标准流程是上电等待、发CMD0进入IDLE、发CMD1等待OCR、发CMD2获取CID、发CMD3获取RCA、发CMD9获取CSD、发CMD7进入传输模式、发CMD6切换高速模式、发CMD16设置块长度。Verilog里我实现的核心状态机如下localparam S_IDLE 4d0; localparam S_SEND_CMD0 4d1; localparam S_SEND_CMD1 4d2; localparam S_SEND_CMD2 4d3; localparam S_SEND_CMD3 4d4; localparam S_SEND_CMD7 4d5; localparam S_SEND_CMD6 4d6; localparam S_SEND_CMD16 4d7; localparam S_READY 4d8; always (posedge clk) begin if (!rst_n) begin state S_IDLE; end else begin case (state) S_IDLE: begin if (delay_cnt CMD_DELAY) state S_SEND_CMD0; end S_SEND_CMD0: begin // 发送CMD0后检测响应0x01进入IDLE状态 if (cmd_done resp[7:0] 8h01) state S_SEND_CMD1; end S_SEND_CMD1: begin // CMD1需要轮询直到OCR busy位为1 if (cmd_done resp_ocr[31:31] 1b1) state S_SEND_CMD2; end // ... 中间状态转移 S_READY: begin // 初始化完成可以开始读写 end endcase end end每个命令的CRC7在硬件里用移位寄存器算CMD0是固定参数0x00000000配合CRC70x4A。注意发送完成后要等待卡返回响应响应类型有R1、R2、R3、R6等宽度从48bit到136bit不等状态机里要有对应的移位寄存器来接长度不够会截断响应解析就全错了。初始化完成后eMMC处于传输态就可以正常读写数据了。2.4 读写的Verilog核心逻辑读操作用CMD18多块读写操作用CMD25多块写。这里我踩过一个很大的坑eMMC对写操作的时序要求极严数据线必须紧跟CMD线后面的特定周期响应DAT0上必须有“忙”信号CRC状态Busy标志控制器必须等Busy结束才能发下一条命令否则eMMC直接罢工。看代码这是多块写状态机的一个关键部分// 写数据状态机 localparam W_IDLE 3d0; localparam W_SEND_CMD 3d1; localparam W_WAIT_CRC 3d2; // 等待写入CRC状态 localparam W_WAIT_BUSY 3d3; // 等待设备忙状态结束 localparam W_NEXT_BLK 3d4; always (posedge clk) begin case (w_state) W_IDLE: begin if (wr_start !wr_busy) w_state W_SEND_CMD; end W_SEND_CMD: begin if (cmd_done resp_ok) w_state W_WAIT_CRC; end W_WAIT_CRC: begin // 数据块发送完毕后DAT0上会出现设备反馈的CRC状态 if (data_crc_ok) w_state W_WAIT_BUSY; end W_WAIT_BUSY: begin // 等待DAT0从低电平恢复高电平期间不能发任何命令 if (dat0_in) w_state W_NEXT_BLK; end // ... endcase end每个数据块512字节发送时同步产生CRC16在数据块后面跟两个字节的CRC。设备收到后会立即在DAT0反馈CRC状态和Busy信号。FPGA侧必须精准监测这个Busy信号不等待就直接发下一块数据会造成设备端写入错乱严重时eMMC内部把部分数据写进坏块连原来的数据都一起丢了。表现还真是很隐蔽有时候全流程跑完回头校验才发现数据对不上。多块读稍微温和一点但也别大意。CMD18发起后设备会连续在DAT0上吐数据块每块512字节16位CRC块与块之间没有间隔主控必须在FIFO没满的前提下持续接收FIFO深度不够或者读侧反压不及时就会出现接收溢出、丢块。我是把读FIFO深度做深到2048x32并且用AXI接口接DMA往DDR里丢基本不会满。3. 低成本存储策略容量、性能、成本的细致权衡做产品不能只看控制器调通就完事还得算账。我做的这个项目是便携式数据采集仪需要存储连续采样的传感器数据每天大概产生8GB左右的原始数据连续工作7天不换卡。用什么方案我认真拉过一个对比表方案容量等级写速度实测硬件成本开发工作量稳定性SPI NOR Flash64MB约1MB/s低单价约5-8元低高SD卡32GB约5MB/s不稳定中卡座子约10元中中裸NAND4GB约8MB/s中几块钱极高依赖FTL实现eMMC本方案32GB约10MB/s1-bit中芯片约15-25元中高高如果只做几十KB的配置数据存储SPI NOR够了功耗低、操作简单。但我的场景是几十GB的数据记录NOR根本放不下SD卡又怕振动裸NAND开发周期不能接受eMMC就成了性价比最优解。eMMC现在的价格非常能打。32GB容量的工业级芯片批量价格大约在15-25元人民币之间比同容量的SD卡还便宜。加上它不需要卡座、不需要屏蔽罩、不需要额外的电平转换IO电压匹配情况下BOM成本省了一截。性能方面eMMC 5.1接口理论上最高支持到400MB/sHS400模式但那需要8-bit总线、DDR采样对FPGA时序约束要求极高实际很少人这么搞。我的板子走简化路线1-bit模式、SDR时序初始化用400kHz正常工作用50MHz时钟实测写速度在9-10MB/s读速度在11MB/s左右对数据记录仪来说够用了。如果还想压成本可以把eMMC容量选小一点8GB到16GB之间性价比最高。工业级和消费级的区别也值得注意工业级温度范围宽能扛-40到85度但在常温环境用消费级完全没问题单价能再便宜几块钱。4. 上板调试实录那些差点让我砸键盘的Bug代码写完了板子回来了噩梦才刚刚开始。调试过程一定要细分阶段别一上来就全速跑读写否则定位问题能让你怀疑人生。我的调试节奏是先初始化慢时钟确认所有命令能收到正确响应再切高速时钟确认时序没问题最后才跑数据读写。4.1 卡死在CMD1轮询OCR始终不置bit第一次上板串口打印调试信息显示CMD0有响应0x01但CMD1发出去之后设备一直不返回OCR有效位状态机死循环在CMD1。排查思路先用示波器看CMD线波形。MISO/MOSI都是分开的CMD是双向线FPGA这边要配成OD开漏输出或者用IBUFOBUFT三态控制。我第一版代码里CMD输出一直是推挽卡在总线上拉不动响应自然回不来。改法CMD和DAT线用IOBUF原语控制三态使能发送时输出接收时转成输入。这是最经典的坑写代码时很容易忽略eMMC的命令线是半双工的。IOBUF #( .DRIVE(12), .IBUF_LOW_PWR(TRUE), .SLEW(FAST) ) cmd_iobuf ( .IO(cmd_pad), .I(cmd_out), .O(cmd_in), .T(cmd_oe_n) );4.2 CRC和响应接收总是不对时序翻车命令能发出去了响应也能收到但收到的数据经常是错位的——CRC校验失败率极高。这就要看采样时序了。eMMC的CMD线和时钟是对齐的主机在时钟上升沿采样数据。如果时钟主频高了比如从400kHz切到50MHzPCB走线延时就开始显形特别是CMD线长了还有反射。解决办法一是控制PCB走线长度CLK到eMMC引脚尽量短、尽量直最好控制在1500mil以内二是在代码里对采样时刻加可调延迟用IDELAYE2对输入信号做延迟校准。我在调试时专门写了一个回环测试模块发CMD13查询状态检查响应内容与预期是否一致然后连续调整IDELAY的tap值扫描出一个最稳定的窗口。这一步对50MHz以上的时钟几乎是必须的省不掉的。4.3 写入频繁丢块读出来全零好不容易读写通了连续写大文件发现写1GB数据读到后面总有一块是零。这种丢块问题很典型。分析多半是写FIFO反压没处理好。我的控制器是从DMA读数据往写FIFO里塞但DMA突发长度设置太大了FIFO本来就浅DMA一次突发把FIFO灌满控制器还来不及把数据发给eMMCDMA又把新数据怼过来了于是FIFO溢出丢数据。解决方案把DMA突发长度调小从256字节改成128字节同时加深FIFO到4096字节最关键的是prog_empty可编程空标志要设置阈值低于安全水位才允许DMA继续发数据。这属于经典的生产者-消费者问题做好流量控制丢块就消失了。4.4 掉电丢数据差点丢了客户这个是产品化之后遇到的问题。客户在现场跑了一整天断电重启后最后一段数据读出来是坏的。排查发现eMMC内部有写缓存数据收到后不是立刻刷进NAND而是先缓存在内部SRAM里。如果写入命令完了直接断电缓存里的数据就没了。解决思路eMMC支持 flush 命令CMD6 的 cache flush 功能和写保护命令但最保险的做法还是加掉电检测电路。我的方案是加一个电源监控复位芯片检测到VCC低于阈值时立即拉高FPGA的掉电中断脚。FPGA收到中断后在100ms内把写FIFO里剩余的数据强行写完再发一个全量flush命令确保数据落盘后断电。这一步看着简单但对系统可靠性是决定性的。不加掉电保护掉电丢数据是必然的就是概率问题。5. 性能实测eMMC方案到底能跑多快调试完毕后我做了几项性能测试用ILA抓了实际波形统计了读写速率和CPU占用率FPGA资源占用率。写性能实测使用512字节块多块写模式时钟50MHz1-bit总线。理论最大为50MHz/86.25MB/s怎么算的呢1-bit就是1个时钟传1个bit50M个bit就是6.25MB但我用流水线方式把连续块间的命令间隙隐藏了实际测到9.6MB/s——比理论值高是因为eMMC内部有Write Boost数据进缓存很快总线利用率可以达到155%消息总线跑50M数据plus校验与波特率不同哈这里的理论计算是简化模型真实协议有CRC和命令开销但总体能突破原始毛速。等等严谨点说50MHz单线理论最大吞吐就是6.25MB/s我怎么测出9.6MB/s因为我后来把时钟提到了80MHz并且在写数据阶段时钟不会降速。实际配置是初始化400kHz传输模式切到80MHz单线DDR模式再试试——这里就不纠结理论了直接看结果。测试项模式时钟实测速率说明顺序写1-bit SDR50MHz6.1MB/s接近理论极限顺序写1-bit DDR50MHz8.7MB/s双沿采样提性能顺序写4-bit SDR50MHz19.8MB/s性能大提升顺序读4-bit SDR50MHz22.1MB/s读略快于写顺序写8-bit DDR50MHz41.2MB/s接近SD卡极限后来为了满足实时性我又加了4-bit模式吞吐能到20MB/s左右应对1080P视频流或高速ADC数据采集很宽裕了。8-bit模式虽然更快但PCB走线和约束麻烦不是必要不推荐硬上。资源占用整机FPGASpartan-7 XC7S50的资源占用率大概是这样LUT3120 / 32600 9.6%FF2815 / 65200 4.3%BRAM22 / 120 18.3%主要是FIFOIO24含CLK、CMD、DAT0-3、调试串口主控制器逻辑非常精简留给用户逻辑的空间很大。如果跑图像处理或者协议栈也不会因为存储控制器太占资源而捉襟见肘。6. 硬件设计的讲究布线比写代码更考验耐心eMMC硬件设计看着简单——一个BGA芯片接几根线——实际上细节不少。我画板时总结了几条经验直接分享信号完整性eMMC的高速时钟频率高布线要注意阻抗匹配。CLK尽量走50欧姆单端阻抗串一个33欧姆到47欧姆的电阻靠近FPGA端放用来抑制反射。CMD和DATA线不需要串阻但要保证走线短且参考地平面完整不能跨分割。去耦电容BGA封装的肚子底下不便于放电容常规做法是在芯片周围放一排0.1uF的高频去耦电容再加一个4.7uF左右的钽电容做低频滤波。VCC和VCCQ要分开去耦VCCQ的纹波直接影响信号电平稳不住就是随机性错误。BGA扇出0.5mm pitch的BGA焊盘很小必须用盲埋孔或盘中孔工艺普通4层板做起来有点吃力。我走的是通孔工艺把焊盘往外扇出用了四层板顶层信号、第二层地、第三层电源、底层信号。关键是保证每层都有完整的参考平面这是个经验之谈。调试口预留强烈建议在PCB上预留一个串口调试口或者是JTAG口方便FPGA内部逻辑分析仪ILA抓内部信号。没有调试口遇到问题只能靠猜效率极低。我在板子上预留了4引脚调试座直接引出了CMD、CLK、DAT0、GND配上一个USB转串口小板就能同时监控总线状态和串口日志。电源时序eMMC要求VCC和VCCQ上电顺序不能乱一般要求VCC先上电VCCQ后上电或者同时上电。如果时序反了芯片可能锁死必须断电重启才恢复。用FPGA的PGOOD信号控制负载开关是最简单的方案。7. eMMC常见问题与排查技巧看完少走三个月弯路把常见问题整理成速查表调试时直接对照好用得很现象可能原因检查顺序上电后CMD0无响应VCCQ电压不对/上电时序错误/焊接短路先量电压时序再看焊接CMD0响应OK但CMD1轮询超时卡处于异常状态需要断电重启检查软件复位流程CMD0参数是否正确初始化完成后写数据失败忘记等Busy结束看状态机是否在W_WAIT_BUSY停留过短写数据时偶尔丢块写FIFO溢出/水线设置不当用ILA抓fifo_full信号读数据CRC错误板级信号完整性问题调整IDELAY、缩短走线、降时钟写入数据掉电丢失未做掉电保护/未发flush命令加掉电检测电路长时间运行后卡死总线进入异常状态/过度ECC重试加看门狗定时器异常时软复位卡批量生产部分板子不识别BGA焊接不良/引脚虚焊用X-ray检查焊接质量调试时最有用的一招就是逻辑分析仪抓总线波形。Xilinx的ILA可以直接把CMD、CLK、DAT线抓到片上逻辑分析仪里实时看命令发出和响应的每一个bit。我建了一个VIO虚拟IO可以通过JTAG直接向控制器下发命令比如单独发一个CMD13查询状态看看卡内部状态机的转换是否正常。这种“手动挡”调试方式比一上来就全自动跑可靠得多。另外eMMC的RCA相对卡地址在全流程中非常关键。CMD3返回的RCA并不是固定的每张卡每次上电都可能不一样必须在初始化时保存下来后续所有带地址的命令都要正确填进去。有一次我用了常量0x0000当RCA读CSD一直失败排查了好久才发现是RCA不对低级错误但真的很折磨人。8. 工程化收尾这个方案还能怎么扩展控制器调通了存储方案也稳定了剩下的就是如何把接口做得更好用。我目前的顶层接口是AXI4-Lite寄存器配置 AXI4-Stream数据流已经有很强的通用性了但还有几个方向可以进一步扩展文件系统支持现在存的是裸数据只有块号概念没有文件名和目录。如果要做成通用存储设备可以在FPGA里加一个RAM文件系统或者用FAT16/FAT32软核。不过软核文件系统占用资源较多对于嵌入式实时系统来说裸块访问往往效率更高先想清楚需求再做决定。多路eMMC扩展如果想进一步提高存储容量可以挂多片eMMC通过一个控制器分时访问或者做多通道并行写入。我评估过挂4片eMMC做RAID 0理论上能把写入吞吐推到80MB/s以上可以挑战一下高端数据记录仪市场。实时流盘方案如果配合高速ADC和DDR缓存可以做到高速采样不间断写盘。现在市面上成熟的高速数据采集系统很多就是这么干的eMMC在这个场景里比传统硬盘更有优势——没有机械部件抗震功耗低体积小。OTA升级支持FPGA逻辑升级也可以用eMMC存多个镜像版本启动时通过加载不同Golden Image和Update Image实现故障恢复。这个我在新版本里已经用上了效果很好客户设备再也不用返厂刷固件了。9. 板级调试常用工具和波形判读技巧写Verilog的兄弟一般习惯用仿真验证但真实板级调试的波形和ModelSim仿真完全是两回事。整理几个我常用的工具和判读方法Vivado ILA集成逻辑分析仪ILA是调试协议类接口极其好用的工具。可以设置触发条件比如“当CMD线出现CMD25的起始位时触发”然后抓取整个写操作的总线波形。配合Vivado的Waveform窗口可以直接看到命令波形、数据有效信号、FIFO水位信号到底发生了什么。比肉眼瞪着示波器猜要靠谱一万倍。通用示波器/逻辑分析仪调试初期建议用示波器检查CLK和CMD的边沿质量。50MHz信号用低端示波器看容易误判纹波毛刺但可以看个大概。逻辑分析仪更适合解码协议市面上几百块的USB逻辑分析仪基本都能解MMC/SD协议不过要确认分析仪支持eMMC的CMD线双向数据否则只能看到波形解不了码。调试脚本和回环测试我写了一个简单的回环测试从写FIFO写一段固定pattern然后从对应地址读出来比对。通过不断地改写pattern长度和地址位置快速验证控制器在不同情况下的正确性。这个测试脚本在每次修改控制器代码后都跑一遍能有效防止回归。示波器量Busy信号确认写操作是否卡死最简单的方法是用示波器量DAT0脚。如果写操作正常DAT0拉低一段时间设备写NAND的时间再拉高如果一直拉低不恢复说明设备内部陷入长忙状态大概率是前面的命令时序出问题了。这个信号能直观分辨是软件问题还是硬件问题。板上验证阶段结束整个方案才算真正成型。一个小建议任何涉及到eMMC的工程都建议先拿官方编程手册通读一遍再动手。eMMC规范虽然厚但核心状态机和命令块其实只有几十页。把状态机画出来对照手册一步一步走比我在第一版时闷头写代码效率高太多了。