1. 从一块买不到的Artix-7说起为什么我开始认真测国产FPGA去年下半年帮一个做工业相机的朋友选型需求很明确需要一路MIPI D-PHY接收、一路千兆网口做图像传输、外加DDR3缓存几帧图像逻辑资源不用太大Artix-7的XC7A35T或者XC7A50T刚好卡在甜点位上。结果问了一圈代理交期从最初的8周变成16周再变成暂不承诺交期价格也翻了一倍多。朋友的项目等不起我只能把目光转向国产FPGA。说实话我一开始是带着偏见的。早些年用过一些国产CPLD做简单逻辑粘合体验就是能用但别指望时序收敛靠运气工具链Bug多IP核基本靠自己写。但这次不一样紫光同创Pango的Logos系列和安路科技Anlogic的Eagle/Elf系列在市场上已经铺了好几年价格和供货都稳定我决定认真做一轮实测看看它们到底能不能在具体项目里平替赛灵思的Artix-7和Spartan-6。这篇文章不是厂商软文也不是简单的参数罗列。我会把整个实测过程拆开讲从选型逻辑、工具链上手、代码移植、时序收敛、到实际跑通MIPI和DDR3的完整链路把踩过的坑和真实数据都摆出来。如果你正在做FPGA项目选型或者被交期和价格逼得考虑国产方案这篇内容应该能帮你省下不少试错时间。先给一个结论性的判断在中低端逻辑密度、常规接口LVDS、I2C、SPI、UART、DDR2/3场景下紫光同创和安路科技的特定型号确实可以平替Artix-7和Spartan-6但平替不等于无痛替换工具链习惯、IP核生态、时序约束写法都有差异需要预留学习成本。具体哪些型号能对上、哪些场景要谨慎下面逐层展开。2. 型号对位表紫光同创和安路科技到底能对上赛灵思哪几颗选型第一步不是看参数而是先搞清楚谁替代谁。赛灵思的Artix-7和Spartan-6在国内存量项目里占比极高尤其是XC7A35T、XC7A100T、XC6SLX9、XC6SLX16这几颗工业控制、图像采集、通信接口转换类项目大量在用。我按逻辑资源、DSP数量、Block RAM容量、封装和接口能力做了对位下面这张表是我实测后整理的不是官方宣传口径。赛灵思型号逻辑单元(约)DSPBRAM国产对位型号厂商实测平替程度XC6SLX99K16576KbEG4S20 / AL3S10安路高逻辑粘合类可直接换XC6SLX1616K32576KbEG4S20BG256安路高接口转换类可换XC7A35T33K901800KbPGL22G / EG4S20紫光同创/安路中高需评估DSP和BRAMXC7A50T52K1202700KbPGL25G / AL3S20紫光同创/安路中DDR3和高速接口需验证XC7A100T101K2404860KbPGL50H / EG4S45紫光同创/安路中大项目需谨慎评估这张表里最值得说的是PGL22G和EG4S20这两颗。PGL22G是紫光同创Logos系列的主力逻辑资源约21KDSP 80个左右BRAM接近1.5Mb封装有BG256和BG324支持DDR3硬核控制器价格比XC7A35T低不少供货也稳。EG4S20是安路Eagle系列的走量型号20K逻辑DSP 48个BRAM 1.1Mb左右最大的优势是内置了MCU硬核部分型号适合做SoC类应用。我实际拿PGL22G去对位XC7A35T做了一个图像采集项目逻辑资源占用率在65%左右时序跑到100MHz没问题DDR3-800跑得稳。EG4S20对位XC6SLX16做了一个多路LVDS接收加协议转换的项目资源占用率不到50%非常轻松。这两颗是我认为目前国产平替里最无痛的选择。但要注意一个坑国产FPGA的DSP切片结构和赛灵思不一样。赛灵思的DSP48E1是25x18乘法器国产的DSP大多是18x18或者更小做定点数运算时位宽要重新规划。我在做LMS均衡器移植时就遇到了这个问题原本用DSP48E1一个切片搞定的乘法在国产芯片上要拆成两个资源估算要重新算。这个后面会详细讲。2.1 逻辑资源不是唯一指标BRAM和DSP的配比更关键很多人选型只看逻辑单元数量这是个误区。我做图像处理项目时BRAM的需求往往比逻辑资源更先触顶。比如做双线性插值要缓存几行像素每行1920像素、每像素16bit一行就是30Kb缓存4行就是120Kb加上行缓冲和FIFOBRAM消耗很快。PGL22G的BRAM约1.5Mb做1080p单通道插值够用但要做多通道或者更高分辨率就紧张了。DSP的配比同样重要。赛灵思Artix-7的DSP和逻辑比大约是1:370国产芯片这个比例差异较大。安路EG4S20是20K逻辑配48个DSP比例约1:416做滤波类算法时DSP会先不够用。紫光同创PGL22G是21K逻辑配80个DSP比例约1:262DSP相对充裕。所以如果你的项目是FIR滤波、FFT、矩阵运算这类DSP密集型优先看DSP数量而不是逻辑单元。提示选型时先算三个数——逻辑占用率、BRAM占用率、DSP占用率取最高的那个作为瓶颈指标。国产FPGA通常在DSP和BRAM上比例不如赛灵思要留20%以上余量。2.2 封装和引脚兼容性硬件改板成本要提前算平替不只是芯片能换PCB也得能改。赛灵思Artix-7常用的是CSG324、FGG484这些封装国产FPGA的BG256、BG324在引脚数量和间距上不完全一致直接Pin-to-Pin替换基本不可能除非原厂专门做了兼容封装目前很少。我的做法是如果项目还在设计阶段直接按国产芯片的封装重新画板如果已经量产要换评估改板成本和工作量。EG4S20的BG256封装和XC6SLX16的CSG225在尺寸上接近但引脚定义完全不同改板是必须的。PGL22G的BG324和XC7A35T的CSG324尺寸相近改板工作量可控。这里有个经验国产FPGA的IO Bank划分和供电要求和赛灵思不同尤其是DDR3接口的Bank供电电压和参考电压要重新确认。我在改一块PGL22G的板子时发现它的DDR3 Bank需要1.5V和0.75V两路参考而原赛灵思板子只用了1.5V多出来的一路参考电压要飞线解决。这种细节在选型阶段就要查清楚不然后面改板很被动。3. 工具链上手实录Pango Design Suite和Tang Dynasty的真实体验芯片选完第二关是工具链。赛灵思的Vivado和ISE大家用惯了国产工具链的操作逻辑、界面、报错信息都不一样。我分别用了紫光同创的Pango Design SuitePDS和安路的Tang DynastyTD下面说真实感受。PDS的界面风格接近ISE工程管理、综合、布局布线、时序分析是分开的模块上手门槛不高。综合工具支持Verilog和VHDL语法兼容性不错我拿一个几千行的Verilog项目直接导入综合没报错。但PDS的综合策略选项比较少默认策略和面积优先策略的差异不大优化空间有限。布局布线的速度比Vivado快一个小工程几分钟就跑完但时序收敛能力偏弱高频设计需要手动加约束。TD的界面更现代一些接近Vivado的布局工程向导做得比较友好。TD的综合引擎是安路自研的对Verilog-2001支持很好SystemVerilog支持有限我用的一些SV语法比如interface、always_ff导入后报错改成传统Verilog就好了。TD的时序分析器做得不错能给出比较详细的路径报告但约束文件的语法和SDC有差异需要查手册。3.1 约束文件写法差异SDC不是万能通行证这是移植过程中最容易踩的坑。赛灵思用XDC基于SDC国产工具链虽然也支持SDC但支持的指令子集不同。我遇到的具体问题set_false_path在PDS里支持但set_clock_groups的写法有差异异步时钟组要用set_clock_groups -asynchronousPDS对参数顺序敏感。create_clock的-waveform参数在TD里支持但PDS早期版本不支持只能定义周期不能定义占空比。set_input_delay和set_output_delay的参考时钟写法不同国产工具链更依赖-clock参数显式指定。我的做法是先把XDC里的约束逐条翻译成国产工具链的写法不要指望直接导入。PDS和TD都提供了约束模板照着模板改比硬套XDC快。另外国产工具链的时序报告格式不同要看懂它的slack计算方式尤其是setup和hold的余量显示和Vivado的表述有差异。注意约束文件不要一次性全导入先导入时钟约束跑一遍再加IO约束最后加时序例外。一次性全导入如果报错很难定位是哪条约束的问题。3.2 IP核生态能用的不少好用的要挑国产FPGA的IP核生态是短板但常用的基本都有。紫光同创提供了DDR3控制器、PCIe硬核、以太网MAC、LVDS收发等IP安路提供了DDR2/3控制器、MIPI D-PHY、I2C、SPI等。我实测下来DDR3控制器和LVDS收发这两个最常用成熟度可以。DDR3控制器PGL22G的硬核DDR3控制器配置比较简单用PDS的IP生成器选好位宽、频率、时序参数生成后直接例化。我跑DDR3-800读写测试通过眼图用示波器看裕量还可以。但要注意国产DDR3控制器的时序参数配置比赛灵思的MIG简单可调项少遇到兼容性差的DDR3颗粒可能要换颗粒。LVDS收发这是国产FPGA的强项安路和紫光同创的LVDS硬核都做得不错。我做了多路LVDS接收速率跑到800Mbps没问题SerDes的均衡和去加重配置比想象中灵活。但LVDS的约束写法要注意国产工具链对差分对的约束和赛灵思不同要用set_property指定差分对不能只靠set_input_delay。MIPI D-PHY安路EG4S20有MIPI硬核我拿它接了一个OV5640摄像头D-PHY跑在800Mbps/lane两lane模式图像数据能正常接收。但MIPI的IP配置比较繁琐寄存器要按手册逐个配调试花了差不多一周。紫光同创的MIPI目前主要靠软核实现资源占用高高速率下时序收敛难建议优先选安路。4. 代码移植实战从Artix-7到PGL22G的完整过程这一节讲具体移植。我拿一个真实的图像采集项目做例子原平台是XC7A35T功能是MIPI接收、双线性插值缩放、DDR3缓存、千兆网传输。移植到PGL22G整个过程分四步。4.1 第一步RTL代码的兼容性清理原代码是纯Verilog-2001写的没有用SystemVerilog所以语法层面基本兼容。但有几处要改复位信号原代码用了异步复位同步释放国产FPGA的全局复位资源比赛灵思少我改成了同步复位减少全局缓冲消耗。时钟管理原代码用了MMCM国产FPGA对应的是PLL。PLL的锁定时间和抖动指标不同我把时钟约束重新算了一遍确保PLL输出满足时序。BRAM推断原代码用reg [15:0] mem [0:1023]推断BRAM国产工具链的推断规则不同我改成了显式例化BRAM IP避免推断失败。DSP推断乘法运算原代码直接写a * b国产工具链推断DSP的能力较弱我改成了显式例化DSP原语确保用上硬核。这一步花了两天主要是查国产工具链的综合报告看哪些逻辑没按预期映射到硬核。PDS的综合报告比较详细能看出BRAM和DSP的映射情况TD的报告稍简略要结合布局布线后的资源报告看。4.2 第二步定点数位宽的重新规划这是最费脑子的部分。原项目里双线性插值的权重计算用了18bit定点数赛灵思DSP48E1的25x18乘法器刚好能装下。国产DSP是18x1818bit权重乘以18bit像素会溢出我把权重降到12bit像素保持16bit用两个DSP拼接实现16x12乘法精度损失在可接受范围内PSNR下降不到0.5dB。LMS均衡器那边更麻烦。原设计用DSP48E1做25bit的累加国产DSP的累加器位宽只有48bit但级联方式不同。我重新规划了位宽输入12bit系数12bit乘积24bit累加用48bit每4个DSP级联一组资源消耗比原来多30%但功能正确。提示定点数位宽规划要提前做不要等综合报错再改。国产FPGA的DSP位宽普遍偏小乘法密集型设计要预留资源余量。4.3 第三步时序约束的重写与收敛原XDC约束有200多行我逐条翻译成PDS的约束格式。关键改动主时钟从100MHz改成80MHz先跑通再逐步提到100MHz。跨时钟域路径全部加set_false_path或set_clock_groups国产工具链对异步路径的默认处理比赛灵思保守不加约束会报大量时序违例。IO约束重新写尤其是DDR3的IO要用PDS的专用约束语法。时序收敛花了三天。PGL22G在100MHz下原设计的建立时间余量从Vivado的0.5ns变成-0.3ns差了0.8ns。我做了三件事一是把组合逻辑打拍切断长路径二是把BRAM输出加寄存器改善BRAM到逻辑的路径三是调整PLL的相位给IO留更多余量。最终100MHz下余量0.2ns勉强收敛。4.4 第四步板级调试与实测数据板子改好后先跑LED闪烁和UART打印确认基本功能。然后逐步加模块先跑DDR3读写测试再跑MIPI接收最后跑完整链路。实测数据MIPI两lane 800Mbps接收正常双线性插值1080p30fpsDDR3缓存3帧千兆网传输带宽跑到600Mbps左右。整板功耗比原XC7A35T方案低约15%主要是国产芯片的静态功耗更低。但有一个问题MIPI接收在长时间运行超过2小时后偶尔出现一帧数据错位查下来是D-PHY的同步头检测在高温下不稳定。后来在IP配置里加了同步头重检测机制问题解决。这个坑在赛灵思平台上没遇到过国产IP的鲁棒性还需要打磨。5. 那些官方文档不会告诉你的坑这一节是我踩过的坑的汇总都是实际调试中遇到的官方文档要么没写要么写得含糊。5.1 复位信号亚稳态国产FPGA的复位资源更紧张赛灵思的FPGA有专门的全局复位缓冲BUFGCE等国产FPGA的全局缓冲资源少复位信号如果走全局网络会占用宝贵的时钟缓冲。我在PGL22G上用了异步复位综合后发现占了一个全局缓冲导致一个时钟只能走普通布线时序变差。解决办法复位信号改成同步复位或者用局部复位网络。如果必须用异步复位加复位同步器并且用set_property把复位信号分配到普通IO不要占全局缓冲。TD工具链里可以用set_property RESET_BUFFER来指定PDS里要用set_property手动约束。5.2 温控风扇和IO驱动能力国产FPGA的IO驱动偏弱我做的板子上有一个温控风扇用PWM控制。原赛灵思方案里IO直接驱动风扇的MOS管没问题换到国产FPGA后风扇启动时偶尔会拉低IO电平导致PWM异常。查下来是国产FPGA的IO驱动电流偏小默认驱动能力只有4mA赛灵思默认是8mA。解决办法在约束里把IO驱动能力调到8mA或12mA。PDS里用set_property DRIVE 8 [get_ports fan_pwm]TD里用set_property DRIVE 8 [get_ports fan_pwm]。另外驱动感性负载如风扇、继电器时建议加达林顿管或者MOS管做隔离不要直接用IO驱动。5.3 QSPI配置和下载器兼容性国产FPGA的配置方式有QSPI Flash和JTAG两种。QSPI配置时要注意Flash型号的兼容性。我用的是一款国产QSPI FlashPDS的烧录工具识别不了后来换成Winbond的W25Q系列就好了。TD工具链对Flash的兼容性稍好但也要查兼容列表。下载器方面紫光同创用的是Pango下载器安路用的是AL-Link下载器都不兼容赛灵思的Platform Cable。如果手头只有赛灵思下载器要额外买国产下载器。另外国产下载器的软件驱动安装有时会冲突建议在干净的机器上装或者用虚拟机隔离。5.4 I2C和SPI的IP核调用寄存器配置要逐条核对国产FPGA的I2C和SPI IP核寄存器定义和赛灵思不同不能直接套用。我调I2C读写EEPROM时原代码的寄存器地址直接搬过来结果读写失败。查手册发现国产IP的寄存器偏移和位定义都不一样要逐条核对。建议用IP核时先跑官方提供的例程确认例程能跑通再改自己的代码。不要跳过例程直接写否则调试时间会翻倍。6. 高速接口实测LVDS、MIPI、DDR3的真实表现高速接口是国产FPGA最受关注的部分也是平替能否成立的关键。我分别测了LVDS、MIPI和DDR3下面说数据。6.1 LVDS接收800Mbps稳定但约束要写对安路EG4S20的LVDS硬核我做了4路LVDS接收每路800Mbps数据是14bit像素加同步码。实测眼图裕量不错误码率低于1e-12。但约束写法要注意差分对要用set_property DIFF_TERM TRUE使能内部匹配。输入延迟要用set_input_delay配合-clock参数不能只写延迟值。如果用了SerDes要配置均衡和去加重TD工具链里有专门的配置界面。紫光同创PGL22G的LVDS也测了800Mbps没问题但1000Mbps以上时序收敛困难建议控制在800Mbps以内。6.2 MIPI D-PHY安路更成熟紫光同创还在追赶MIPI是图像采集项目的刚需。安路EG4S20的MIPI硬核两lane 800Mbps接OV5640和IMX219都成功。配置流程先配D-PHY的时钟和lane数再配CSI-2的解包参数最后配像素格式。寄存器比较多但按手册走能跑通。紫光同创的MIPI目前主要靠软核资源占用高高速率下时序难收敛。我试了PGL22G的MIPI软核800Mbps下资源占用超过30%时序余量只有0.1ns不推荐。如果项目必须用MIPI优先选安路。6.3 DDR3控制器跑800MHz没问题但颗粒兼容性要测PGL22G的DDR3硬核我跑了800MHz数据率1600Mbps读写测试通过。但换了一款DDR3颗粒后初始化失败查下来是时序参数不匹配。国产DDR3控制器的可调参数少遇到兼容性问题只能换颗粒。建议选型时用官方推荐的DDR3颗粒列表里的型号不要随便换。如果必须用其他颗粒先用PDS的DDR3调试工具做眼图扫描确认裕量。7. 平替的边界哪些场景可以换哪些场景要谨慎经过这一轮实测我对国产FPGA的平替能力有了比较清晰的判断。下面分场景说。可以放心平替的场景逻辑粘合、接口转换I2C、SPI、UART、LVDS中低分辨率图像采集1080p以下单通道工业控制、电机控制、PWM输出数据采集和缓存DDR2/3速率800MHz以内通信协议转换以太网、CAN、RS485需要谨慎评估的场景高分辨率图像处理4K以上多通道高速SerDes10Gbps以上DSP密集型算法FFT、矩阵运算DSP资源可能不够复杂SoC多核、大容量缓存需要大量第三方IP核的项目目前不建议平替的场景超高速接口PCIe Gen3以上、100G以太网大规模逻辑设计逻辑单元超过100K对时序收敛要求极高的设计余量小于0.1ns这个边界不是固定的国产FPGA在快速迭代每年都有新型号和新IP。但就目前而言中低端市场是国产FPGA的主战场也是平替最成立的领域。8. 选型决策清单我实际用的评估流程最后分享我实际用的选型评估流程可以直接抄作业。第一步需求量化。列出逻辑单元、BRAM、DSP、IO数量、高速接口类型和速率、封装、功耗、温度范围。不要写大概差不多要具体数字。第二步型号初筛。用厂商的选型手册按资源量筛出2-3个候选型号。注意留20%以上余量。第三步工具链试用。下载工具链跑一个官方例程确认能综合、能布局布线、能下载。这一步能筛掉一半不合适的型号。第四步关键IP验证。把项目里最关键的IP比如DDR3、MIPI、LVDS单独跑一遍确认能工作。不要等整个项目移植完再验证。第五步小批量试产。先做5-10块板子跑完整功能测高低温、长时间运行。确认稳定后再量产。第六步备份方案。国产FPGA的供货虽然稳但也要准备一个赛灵思的备份方案以防万一。这个流程我走了三遍每次都能在两周内完成选型评估。关键是第三步和第四步不要跳过否则后面踩坑的成本更高。提示评估阶段一定要用真实项目代码不要用玩具工程。玩具工程跑通了不代表真实项目能跑通资源占用和时序收敛的差异很大。我在实际使用中的体会是国产FPGA的平替不是能不能的问题而是值不值的问题。如果你的项目在中低端场景交期和成本压力大国产FPGA值得认真评估。但如果你追求极致的时序余量和IP生态赛灵思仍然是更稳妥的选择。选型没有绝对的对错只有适不适合。