1. 从一个仿真波形异常说起为什么需要搞懂tran和tranif1几年前我在做一个混合信号芯片的验证平台DUT里有一组模拟开关阵列前后级电路通过双向端口互联。当时为了图省事在testbench里用tran原语搭了几个双向通路结果跑出来的波形在使能信号翻转的瞬间出现了明显的电荷分享毛刺后级采样保持电容上的电压被拉偏了将近80mV。排查了整整两天最后发现问题出在tran和tranif1的导通条件差异上——我原本以为两者只是“带不带控制端”的区别实际上它们在导通阻抗建模、控制端极性、以及关断后的节点状态上都有本质不同。这件事之后我把SystemVerilog LRM里关于双向通过开关的章节翻了三遍又在几个不同工艺库的模型上做了对比仿真才算把这两个原语吃透。如果你正在做模拟开关、传输门、双向总线或者电荷分享类电路的建模tran和tranif1的选型直接决定了仿真结果是否可信。这篇文章就把我踩过的坑和总结出来的选型逻辑完整讲一遍从原语定义、参数含义、导通条件、实操建模到常见问题排查尽量让刚接触门级原语的人也能看懂也让有经验的验证工程师能对照检查自己的用法。先给一个最简结论tran是无条件双向导通的开关两个端口之间永远呈现低阻抗tranif1是带控制端的双向开关只有当控制信号为逻辑1时才导通为0时关断。但真正用起来远不止这一句话这么简单。2. 双向通过开关的核心原理与建模逻辑2.1 什么是双向通过开关它和普通MOS开关有什么不同在Verilog/SystemVerilog的门级原语家族里有一类特殊的原语叫双向通过开关bidirectional pass switch包括tran、tranif0、tranif1、rtran、rtranif0、rtranif1。它们和nmos、pmos、cmos这些单向开关最大的区别在于电流可以双向流动两个端口是对称的没有固定的输入输出之分。普通MOS开关有明确的源极和漏极方向虽然物理上MOS管是对称的但在模型里通常按单向处理信号从输入流向输出。而双向通过开关模拟的是一个纯粹的电阻性通路——你可以把它想象成一根导线中间串了一个可控的电阻电流往哪个方向流都行。这在建模传输门、模拟开关、双向总线、开关电容电路时非常关键。举个生活化的类比普通MOS开关像一扇单向旋转门你只能从外面推进去双向通过开关像一扇普通的弹簧门两边都能推开而且推开之后门两侧是连通的。2.2 tran和tranif1的原语定义拆解根据SystemVerilog LRMIEEE 1800的定义这两个原语的基本语法如下tran [instance_name] (port_a, port_b); tranif1 [instance_name] (port_a, port_b, control); tranif0 [instance_name] (port_a, port_b, control);tran只有两个端口实例化之后这两个端口之间就建立了一条双向低阻抗通路仿真过程中始终导通没有任何控制机制。你可以把它理解成一个焊死的短接线只不过这条短接线在仿真器内部是用一个双向电阻模型来实现的。tranif1有三个端口两个信号端口加一个控制端口。控制端口为逻辑1时导通为逻辑0时关断。tranif0则是反过来控制端口为0时导通为1时关断。这两个是互补的关系实际用哪个取决于你的控制信号极性。这里有个容易忽略的点控制端口的逻辑判断是基于四值逻辑的。如果控制信号是x或z仿真器会怎么处理不同仿真器的行为可能略有差异但主流仿真器如VCS、Xcelium、Questa通常会把x/z视为不确定状态可能导致开关处于中间阻抗或者产生x传播。这一点在验证初期信号未初始化时特别容易踩坑。2.3 为什么仿真器要用电阻模型而不是理想导线很多人会问既然tran就是一根导线为什么不直接做端口合并非要搞个电阻模型原因在于电荷守恒和节点电压求解。在模拟混合信号仿真中如果两个节点被理想短接它们的电压必须完全相等这在求解器里会引入额外的约束方程而且当两个节点都有电容时瞬间的电荷重新分配会产生无穷大的电流尖峰数值上不稳定。用一个大电阻或者小电阻取决于模型来建模可以让求解器用常规的节点分析法处理同时通过电阻值来控制导通程度。不同工艺库和仿真器对tran的默认导通电阻定义不同。有些仿真器默认用1欧姆左右的小电阻有些则用1e-3甚至更小。这个值直接影响RC时间常数如果你的电路里有电容导通电阻的大小会显著影响充放电速度。我在实际项目中遇到过因为默认导通电阻太大导致开关电容电路的建立时间被严重高估的情况。提示如果你的仿真器支持通过rad、tran_resistance之类的选项调整通过开关的导通电阻建议在混合信号仿真中显式设置不要依赖默认值。2.4 tranif1的控制端极性陷阱tranif1的“1”指的是控制端为逻辑1时导通。这个命名规则和nmos、pmos的命名逻辑是一致的nmos是栅极为高时导通pmos是栅极为低时导通。但实际项目中很多人会把tranif1和tranif0搞混尤其是在控制信号经过反相器之后。我见过一个典型的bug设计里有一个低电平有效的使能信号enable_n验证工程师直接把它接到了tranif1的控制端以为“使能信号有效时开关导通”结果仿真波形完全对不上。正确的做法是接tranif0或者在tranif1前面加一个反相器。这种错误在代码审查时很难发现因为语法上完全合法只有跑仿真看波形才能暴露。3. 核心细节解析导通条件、阻抗模型与端口规则3.1 导通条件的四值逻辑真值表为了把控制端的逻辑判断讲清楚我整理了一张真值表。这张表是基于主流仿真器的行为总结的不同工具可能有细微差异但大方向一致。控制端值tranif1状态tranif0状态tran说明1导通关断导通正常逻辑0关断导通导通正常逻辑x不确定不确定导通可能产生x传播z不确定不确定导通高阻控制行为依赖仿真器从表中可以看出tran不受控制端影响永远导通。tranif1和tranif0在控制端为x或z时行为不确定这是验证中需要特别小心的地方。如果你的控制信号在复位阶段是x而开关又连接了关键节点x态可能会通过开关传播到整个电路导致仿真结果一片红。3.2 导通电阻与关断电阻的建模差异tran和tranif1在导通时的电阻建模基本一致都是一个小电阻。但关断时的行为差异很大tran没有关断状态所以不存在关断电阻的概念。tranif1关断时两个信号端口之间呈现高阻抗。这个高阻抗的值在不同仿真器里差异很大有的用1e12欧姆有的用1e9欧姆。如果关断阻抗不够大漏电流会影响高阻抗节点的电压导致仿真精度下降。更关键的是关断时两个端口之间的电容耦合。实际MOS开关关断后源漏之间还有寄生电容信号会通过这个电容耦合过去。但tranif1的简单模型通常不包含这个电容所以如果你在建模采样保持电路关断时的电荷注入和时钟馈通效应是模拟不出来的。这时候就需要用更精确的晶体管级模型而不是门级原语。我在一个开关电容滤波器项目里就遇到过这个问题用tranif1搭的采样开关仿真出来的谐波失真比实际测试好了将近20dB原因就是门级原语没有建模关断时的寄生电容和电荷注入。后来换成cmos传输门加详细的寄生参数才对上。3.3 端口连接规则与常见误用双向通过开关的端口连接有几个硬性规则第一两个信号端口不能都是常量或者电源。如果你把tran的两个端口分别接到1b1和1b0仿真器会报错或者产生不确定行为。因为双向开关要求两个端口都是可以双向流动的节点常量节点没有驱动能力。第二控制端口必须是标量。tranif1的控制端只能接一位信号不能接向量。如果你有一个多位使能信号需要逐位实例化。第三端口可以是wire类型但不能是reg类型。因为通过开关是结构化的原语需要连续驱动reg类型是过程赋值的不能直接连接。第四多个通过开关可以级联但要注意阻抗累积。如果你把两个tran串联总电阻是两个导通电阻之和。在建模长传输线或者多级开关时这个累积效应不能忽略。3.4 tran和tranif1在网表中的映射差异从综合的角度看tran和tranif1都是不可综合的它们只用于仿真建模。但在网表仿真中工艺库通常会提供对应的晶体管级模型来替代。比如tranif1在网表中可能被映射成一个NMOS和一个PMOS并联的传输门控制端分别接栅极。理解这个映射关系有助于你在门级和晶体管级之间切换。如果你先用tranif1做行为级验证后面要换成晶体管级网表就需要确保控制端的极性、导通电阻、寄生电容等参数在两种模型之间是一致的。我通常会在切换前后跑一组对比仿真确认关键节点的波形差异在可接受范围内。4. 实操过程从零搭建一个双向开关验证平台4.1 环境准备与仿真器选择要复现下面的实验你需要一个支持SystemVerilog门级原语的仿真器。我用的环境是仿真器VCS 2022.06其他主流仿真器如Xcelium、Questa也可以语法兼容工艺库一个通用的0.18um混合信号库用于对比晶体管级模型波形工具Verdi或者DVE如果你手头没有商业仿真器也可以用开源的Icarus Verilog做基础验证但Icarus对双向通过开关的支持有限尤其是tranif1的控制端x态处理可能和商业仿真器不一致。建议至少用一次商业仿真器确认行为。4.2 最简测试用例tran的基本导通验证先写一个最简单的tran测试module tran_basic_test; wire a, b; reg drive_a; tran t1 (a, b); assign a drive_a; initial begin drive_a 1b0; #10 drive_a 1b1; #10 drive_a 1b0; #10 $finish; end initial begin $monitor(time%0t a%b b%b, $time, a, b); end endmodule这个例子里a被drive_a驱动b通过tran和a连通。仿真结果应该是b始终跟随a变化。注意b是wire类型没有其他驱动源完全靠tran从a那边“拉”过来。实测下来VCS里b的波形和a完全一致没有延迟。这是因为默认导通电阻很小而b节点没有电容负载。如果你在b上接一个电容就会看到RC延迟。4.3 tranif1控制端极性的实测对比接下来测试tranif1和tranif0的控制逻辑module tranif_test; wire a1, b1, a2, b2; reg ctrl, drive; tranif1 t1 (a1, b1, ctrl); tranif0 t0 (a2, b2, ctrl); assign a1 drive; assign a2 drive; initial begin drive 1b0; ctrl 1b0; #10 ctrl 1b1; #10 drive 1b1; #10 ctrl 1b0; #10 drive 1b0; #10 $finish; end initial begin $monitor(time%0t ctrl%b drive%b b1%b b2%b, $time, ctrl, drive, b1, b2); end endmodule仿真结果会清楚地显示当ctrl1时b1跟随a1b2保持高阻当ctrl0时b1高阻b2跟随a2。这个对比实验我建议每个接触这两个原语的人都跑一遍比看十遍文档都管用。4.4 带电容负载的RC延迟对比为了观察导通电阻的影响在输出端加一个电容module tran_rc_test; wire a, b; reg drive; capacitor c1 (b, 0); // 假设工艺库提供capacitor原语 tran t1 (a, b); assign a drive; initial begin drive 1b0; #10 drive 1b1; #100 $finish; end endmodule如果工艺库没有capacitor原语可以用tranif1加一个行为级电容模型替代或者直接用real类型的变量做行为级建模。实测中如果导通电阻是1欧姆电容是1pFRC时间常数就是1ps基本看不出来。但如果导通电阻是1k欧姆时间常数就是1ns波形上会有明显的上升沿变缓。这个实验的目的是让你对导通电阻的量级有个直观感受。在实际项目中如果你发现开关的建立时间不对首先要检查的就是导通电阻的设置。4.5 与晶体管级模型的对比仿真最后一步把tranif1和一个晶体管级传输门做对比module compare_switch; wire a, b_tran, b_cmos; reg ctrl, ctrl_n, drive; tranif1 t1 (a, b_tran, ctrl); // 晶体管级传输门 nmos n1 (b_cmos, a, ctrl); pmos p1 (b_cmos, a, ctrl_n); assign ctrl_n ~ctrl; assign a drive; initial begin drive 1b0; ctrl 1b0; #10 ctrl 1b1; #10 drive 1b1; #20 $finish; end endmodule对比波形你会发现tranif1的导通是瞬间的而晶体管级模型有导通延迟和导通电阻的非线性。在低频数字信号下两者差异不大但在高频或者模拟信号下差异会非常明显。这也是为什么混合信号验证中关键路径的开关一定要用晶体管级模型而不是门级原语。5. 常见问题与排查技巧实录5.1 控制端x态导致仿真结果异常这是最常见的问题。复位阶段控制信号未初始化tranif1处于不确定状态x态通过开关传播到后级导致整个仿真结果不可信。排查方法在仿真开始后的前几个周期用$monitor或者波形窗口检查所有tranif1控制端的值。如果发现x检查复位逻辑是否覆盖了这些控制信号。解决技巧在testbench里给控制信号加一个初始值或者在复位期间强制拉低。我通常会在testbench顶层加一个initial块把所有开关控制信号初始化为0等复位完成后再释放。5.2 双向开关导致的驱动冲突如果tran的两个端口都有驱动源而且驱动值不同就会产生驱动冲突仿真结果可能是x。这种情况在双向总线建模中很常见两个设备同时驱动总线一个驱动1一个驱动0。排查方法检查tran两端是否都有assign或者模块输出驱动。如果是双向总线确保同一时刻只有一个设备使能。解决技巧用tranif1代替tran通过控制信号来仲裁总线使用权。或者用tri类型代替wire让仿真器自动处理多驱动冲突。5.3 关断漏电流影响高阻抗节点tranif1关断时的高阻抗不是无穷大如果后级节点是高阻抗的比如采样保持电容漏电流会慢慢改变节点电压导致仿真结果漂移。排查方法在关断期间观察高阻抗节点的电压变化。如果电压缓慢漂移说明漏电流在起作用。解决技巧如果漏电流影响太大说明门级原语的精度不够需要换晶体管级模型。或者在节点上加一个很大的电阻到地给漏电流提供一个泄放路径但这会改变电路行为要谨慎使用。5.4 多个tran级联时的阻抗累积前面提到过多个tran串联时导通电阻会累积。如果级联数量多总电阻可能大到影响信号完整性。排查方法计算级联后的总电阻和电路中的其他电阻做对比。如果总电阻和负载电阻可比就需要考虑阻抗匹配。解决技巧尽量减少级联数量或者用晶体管级模型替代因为晶体管级模型可以更精确地建模导通电阻。5.5 常见问题速查表问题现象可能原因排查方法解决技巧波形出现x态控制端x态传播检查控制信号初始值复位期间强制拉低输出电平不对tranif1/tranif0极性搞反对照真值表检查换用正确的原语建立时间偏慢导通电阻过大检查仿真器默认电阻显式设置导通电阻高阻抗节点漂移关断漏电流观察关断期间电压换晶体管级模型驱动冲突两端都有驱动检查驱动源用tranif1仲裁仿真速度慢大量通过开关检查开关数量非关键路径用行为级模型5.6 几个我踩过的坑和独家技巧第一个坑不要用tran建模电源开关。我曾经用tran把电源和负载连起来想模拟一个常开的电源开关。结果因为tran没有方向性负载端的噪声会反向传播到电源导致电源电压波动。正确的做法是用tranif1加一个使能信号或者用pmos建模。第二个坑tranif1的控制端不要接向量。有一次我不小心把4位使能信号接到了控制端仿真器没有报错但行为完全不对。后来查LRM才发现控制端必须是标量。第三个技巧在混合信号仿真中给通过开关加一个串联的小电阻。虽然tran本身有导通电阻但显式加一个电阻可以让你更方便地控制阻抗也便于后续替换成晶体管级模型。第四个技巧用bind语法把通过开关的监控逻辑绑定到DUT内部。SystemVerilog的bind可以在不修改DUT代码的情况下把断言或者监控模块绑定到内部节点。我通常用bind把tranif1的控制端和两个信号端都引出来方便在波形窗口里观察。module tran_monitor ( input wire a, b, ctrl ); always (ctrl or a or b) begin if (ctrl 1b1 a ! b) begin $warning(tranif1 mismatch: a%b b%b, a, b); end end endmodule bind tranif1 tran_monitor u_monitor ( .a(port_a), .b(port_b), .ctrl(control) );这段代码可以在不修改原语实例化的情况下自动监控所有tranif1的导通一致性。bind语法在SystemVerilog绿皮书里有详细说明是验证工程师的必备技能。6. 从门级到晶体管级什么时候该换模型6.1 门级原语的适用边界tran和tranif1适合以下场景纯数字信号的双向传输频率不高对延迟精度要求不苛刻开关阵列的快速行为级建模用于验证控制逻辑的正确性双向总线的连通性检查不关心模拟特性不适合的场景模拟信号路径需要精确的导通电阻和寄生电容高频信号开关的寄生效应不可忽略采样保持电路电荷注入和时钟馈通影响精度电源开关需要建模导通电阻的非线性6.2 晶体管级模型的替代方案当门级原语精度不够时可以用以下方案替代传输门nmos和pmos并联控制端互补。这是最常用的替代方案精度比tranif1高很多。开关电容模型用nmos加电容建模适合采样保持电路。行为级电阻模型用real类型的变量和analog块建模适合Verilog-AMS环境。替代之后需要重新跑一遍回归测试确认波形差异在可接受范围内。我通常会把门级和晶体管级的波形叠在一起看重点关注开关瞬态和建立时间。6.3 混合信号验证中的模型切换策略在实际项目中我通常采用分层策略顶层验证用门级原语快速跑通控制逻辑和总线仲裁关键路径用晶体管级模型确保模拟精度回归测试两套模型都跑对比关键指标这样既保证了仿真速度又保证了关键路径的精度。切换模型时用ifdef或者配置参数来控制避免手动修改代码。ifdef TRANSISTOR_LEVEL nmos n1 (b, a, ctrl); pmos p1 (b, a, ctrl_n); else tranif1 t1 (a, b, ctrl); endif这种写法在混合信号验证中非常实用可以根据仿真阶段灵活切换模型精度。7. 一些个人体会和后续扩展方向搞懂tran和tranif1的区别表面上是记住两个原语的语法实际上是要理解双向开关的建模哲学仿真器用电阻模型来近似理想导线用控制端来模拟开关的使能用高阻抗来模拟关断。每一个近似都有它的适用边界超出边界就需要换更精确的模型。我个人在实际操作中的体会是门级原语最大的价值在于快速验证控制逻辑而不是精确模拟电气特性。如果你用tranif1发现波形不对先检查控制端极性和x态这两个问题占了八成以上。如果控制逻辑没问题但波形精度不够那就该考虑换晶体管级模型了。后续如果要做更深入的扩展可以研究一下rtran和rtranif1——这两个是带电阻的版本导通电阻更大适合建模有意串联电阻的开关。另外Verilog-AMS里的switch分支和tran原语的结合使用也是混合信号验证的一个进阶方向。这些内容等有机会再单独写一篇。