在DVDesign Verification设计验证环境下UT / IT / ST 通常分别代表缩写英文中文验证层级/对象主要关注点UTUnit Test / Unit Verification单元测试 / 单元验证最小设计单元如 RTL module、函数、类、组件模块内部逻辑、边界条件、功能正确性、代码/功能覆盖率ITIntegration Test / Integration Verification集成测试 / 集成验证模块之间、子系统之间、接口与互联接口时序、协议一致性、数据流、模块间交互、集成后功能STSystem Test / System Verification系统测试 / 系统验证完整系统、芯片、软件系统或整车级系统端到端功能、系统需求符合性、性能、可靠性、异常场景简单理解UT单元级验证——先保证每个小模块自己是对的。IT集成级验证——再保证模块连起来能正确工作。ST系统级验证——最后保证整个系统满足需求和真实使用场景。在 DV 流程中一般是自底向上UT → IT → ST逐层收敛问题。不同公司/标准里叫法可能略有差异比如 UT 也叫模块级验证ST 也叫系统级验证但核心含义基本一致。