1. 先把这颗 IP 核在系统里的位置理清楚AXI 1G/2.5G Ethernet Subsystem 这颗 IP 核在 Xilinx/AMD 的 IP 目录里属于“看着简单、配起来头大”的那一类。双击进去左边一排参数页右边一堆勾选框从物理接口、速率、流接口数量到位宽、时间戳、统计计数器几十个配置项堆在一起。新手最容易犯的错就是随手点了个默认模板综合过了、下载了、链路死活不起来然后开始怀疑板子、怀疑 PHY、怀疑网线最后才发现是某个下拉框选错了模式。我写这篇东西的目的很直接把我在项目里反复用这颗核时踩过的参数坑按配置顺序一层层拆开讲清楚。关键词就四个——AXI、1G/2.5G Ethernet Subsystem、IP 核、参数配置。如果你是刚接触 FPGA 以太网、准备用这颗 IP 做千兆或 2.5G 数据通路的人或者已经用过但总在联调阶段掉坑里的人往下看应该会有收获。全文不涉及具体芯片型号绑定讲的是通用配置逻辑具体寄存器位定义以你手上版本的 PG 文档为准。1.1 它到底封装了哪些东西很多人第一次看这颗核会以为它就是一个 MAC。其实不是。AXI 1G/2.5G Ethernet Subsystem 是一个组合封装体它把几块原本独立的逻辑塞进了一个 IP 壳子里以太网 MAC 层负责帧的收发、FCS 校验、地址过滤、流控帧处理、统计计数、VLAN 剥离/插入、时间戳这些事。PCS/PMA 层可选当你选择 SGMII 或 1000BASE-X 这类串行物理接口时IP 内部会带上 8b/10b 编解码、SerDes 接口、时钟恢复这些逻辑。选 MII/GMII/RGMII 时这块就不启用。AXI4-Stream 接口逻辑把 MAC 的收发数据包装成 AXI4-Stream 的握手形式让你能在用户侧用标准流接口接 FIFO、DMA、或者自己写的处理逻辑。AXI4-Lite 配置通路对外暴露寄存器空间让你读写 MDIO、配置 MAC 参数、读统计计数器、管理时间戳。理解这个分层特别重要因为参数配置本质上就是在决定要不要启用 PCS/PMA、启用哪一层接口、用什么时钟域。你每勾一个选项综合出来的结构就变一次时钟需求也跟着变。所以看参数页不能孤立地看要带着“我现在这个板子外面的 PHY 到底长什么样”这个问题去看。1.2 软核、硬核与 PCS/PMA 的边界Zynq 和 Zynq MPSoC 系列里其实有硬核以太网控制器GEM那部分逻辑是固定死的参数可调空间很小。而这颗 AXI 1G/2.5G Ethernet Subsystem 走的是软逻辑路线用 LUT、FF 和 Block RAM 搭出来好处是灵活位宽能改、流接口数量能改、要不要 PTP 能勾、统计计数器能加能减。代价是资源占用明显上去一个千兆配置轻松吃掉几千 LUT。这里有个经验判断如果你用的是 Zynq 这类自带硬核 GEM 的平台只想跑千兆控制面流量硬核往往是更省资源的选择但如果你需要多路流接口、需要灵活的时间戳、需要在纯 FPGA 平台比如 Artix/Kintex 这些没有硬核 MAC 的器件上跑那这颗软核就是主力方案。我做过一个项目四路千兆口聚合用的就是这顆核配两个实例各带独立的 PCS/PMA共享参考时钟这种玩法在硬核方案上基本做不到。另外要提前说清楚一点PCS/PMA 和 PHY 芯片是两回事。PCS/PMA 在 FPGA 内部负责把并行数据串化成高速串行PHY 芯片在板子上负责驱动网线上的差分信号。两者之间用 SGMII 或 1000BASE-X 连。如果你选的物理接口是 RGMII那 PCS/PMA 就不启用FPGA 直接输出 RGMII 时序给 PHY。这两条路的参数配置、约束写法、调试手段完全不同后面会分开讲。2. 参数配置第一层模板、物理接口与速率打开 IP 配置界面第一个要做的决定不是勾选项而是选对模板。模板决定了后续页面里哪些选项是灰的、哪些是可调的。很多人跳过模板直接改参数结果发现某些选项锁死了就是因为模板已经预设了接口类型。先把这一层决策做对后面能省一半时间。2.1 Template 页怎么选才不返工模板页常见的有几个方向纯 MAC 模式、带 PCS/PMA 的 SGMII 模式、带 PCS/PMA 的 1000BASE-X 模式、RGMII 模式。我的选型顺序是这样的第一步看板子外面那颗 PHY。如果 PHY 是 RGMII 接口的千兆 PHY很常见那你就选 RGMII 模板IP 内部不启用 SerDesMAC 直接吐 RGMII 时序。如果 PHY 是 SGMII 接口比如很多交换芯片、光模块转接板那就选 SGMII 模板IP 内部启用 PCS/PMA 加 SerDes。如果对端是光模块、直接跑 1000BASE-X就选 1000BASE-X 模板。第二步看目标是 1G 还是 2.5G。2.5G 模式必须走 SGMII 或 1000BASE-X 这类串行接口MII/GMII/RGMII 是撑不起 2.5G 的。这一点经常被忽略有人想跑 2.5G却选了 RGMII 模板然后在速率下拉框里找不到 2.5G一头雾水。第三步看是否需要例程设计。模板旁边通常有个“Include example design”的选项。强烈建议第一次使用时勾上。生成的例程里包含了正确的时钟约束、复位逻辑、AXI4-Stream 环回、寄存器初始化序列这些都是官方调通的参考。我一般会先生成例程把它跑起来链路通了、环回通了再回头对照例程去改自己的工程。比自己从零配参数快得多。提示模板选定后物理接口相关的一些下拉框会被锁死。如果你想改接口类型先回模板页换模板别在 General 页里硬找。2.2 物理接口模式的取舍细节物理接口这一项我把它拆成两条技术路线来讲。第一条路线MII / GMII / RGMII并行接口。这三种本质上是同一个 MAC 接口在不同速率下的并行形态。MII 是 4 位数据、25MHz100M或 2.5MHz10MGMII 是 8 位数据、125MHzRGMII 是 4 位数据、双沿采样、125MHz1000M。选这条路线时IP 内部不启用 PCS/PMASerDes 不存在时钟只需要一个 125MHz千兆或者 25MHz/2.5MHz百兆/十兆。RGMII 有个绕不开的坑TXC/RXC 相对于数据的延迟。PHY 芯片对这个延迟有要求有的是 PHY 内部加延迟有的是 FPGA 侧加延迟还有的是 PCB 走线本身就带延迟。Xilinx 的 IP 里通常提供一个“RGMII 延迟控制”的选项或者你需要在约束里手动加 IDELAY/ODELAY。我踩过一次坑PHY 配置成内部延迟模式IP 侧又加了延迟结果两边叠加收包全错。后来统一改成 PHY 侧不加延迟、FPGA 侧加才稳定。所以选 RGMII 时一定要先翻 PHY 手册确认延迟由谁负责。第二条路线SGMII / 1000BASE-X串行接口。这两种都走 SerDes区别在链路层SGMII 是带自协商和速率自适应信息的可以协商到 10/100/1000M1000BASE-X 是纯千兆光纤规范没有自协商的速率协商部分或者有但语义不同。这里的经典坑就是PHY 芯片工作在什么模式IP 就必须配成什么模式。PHY 芯片如果配置成 SGMII 模式IP 就必须选 SGMIIPHY 配成 1000BASE-XIP 就得选 1000BASE-X。两者混搭的典型症状是链路指示灯闪烁异常、自协商失败、或者收到了包但 CRC 全错。我遇到过一块板子PHY 通过硬件引脚默认进了 1000BASE-X 模式固件里却按 SGMII 配 IP折腾了半天。后来用一个电阻把 PHY 模式配置引脚拉了一下问题就消失了。这种问题纯靠看代码是看不出来的必须查硬件原理图。2.3 速率与自协商的配合逻辑速率配置这一项看起来是个简单下拉框其实牵扯到自协商。千兆以太网的自协商过程是通过 FLPFast Link Pulse burst 交换双方的能力集协商出最高的公共速率。这颗 IP 在 SGMII 模式下通常提供“Enable Auto Negotiation”选项。如果启用自协商链路上的双方会协商速率10/100/1000协商结果可以通过读寄存器或者中断获得。如果关闭自协商那就必须两端都强制成同一个速率一端自协商一端强制大概率协商失败或者降速。我的习惯是能自协商就自协商特别是 SGMII 这种本身就设计成自适应的接口。只有在明确知道对端不支持自协商、或者需要锁定速率做确定性测试时才关掉它手动强制。2.5G 模式是个特例。2.5G 不是标准以太网自协商能协商出来的速率标准里 2.5G 走的是 2500BASE-X 等规范所以在这颗核上跑 2.5G通常需要在两侧都显式配置成 2.5G不能指望自协商帮你切过去。这一点在做 2.5G 联调时尤其要注意先确认双方都能跑 2.5G再谈别的。3. 逐页拆解General、AXI4-Lite、Shared Logic模板选完接下来就是真正意义上的参数配置了。我按页面顺序拆重点讲那些“选错就出问题”的项。这些项不是孤立的彼此之间有耦合比如位宽改了时钟就变时钟变了约束就得跟着改。3.1 General 页里的关键勾选项General 页是参数最密集的地方我挑几个核心项讲。AXI4-Stream Data Width流数据位宽。这是最影响设计的一个参数。可选值通常是 8/16/32/64 位等。位宽决定了用户侧 AXI4-Stream 数据通路的宽度也决定了用户侧时钟频率两者是反比关系。位宽越窄同样的线速需要越高的时钟频率位宽越宽时钟越低但用户逻辑的资源占用和布线压力越大。计算公式很简单用户侧时钟频率 MAC 线速 / 流位宽举个例子千兆1000 Mbps配置下位宽 8 位时钟 125 MHz位宽 32 位时钟 31.25 MHz位宽 64 位时钟 15.625 MHz看到这里你可能想那我把位宽拉大、时钟压低时序不就好做了吗原理上没错但实际有代价太宽的位宽会让 FIFO 深度和跨时钟域同步逻辑的资源消耗上升而且如果用户侧逻辑处理不过来反而容易反压。我的经验是千兆场景下位宽选 32 或 64 比较均衡既能把时钟压到容易收敛的范围又不至于资源炸掉。Number of AXI4-Stream Interfaces。这颗核支持多个流接口具体数量跟配置有关。多流接口的意义在于可以给不同优先级或不同 VLAN 的流量走不同的流通道用户侧可以分别处理。如果你的应用只需要一路双向流量选一个流接口就够省资源也更简单。我做过一个带优先级调度的场景用了两个流接口分别承载不同业务效果不错但要注意多流接口下每个流的缓冲和仲裁逻辑都会各自占资源。Enable PTP / 时间戳。IEEE 1588 时间戳功能做同步、精密时间测量时会用到。可以配成一步式1-step或两步式2-step。这个功能一旦启用IP 会占用额外的逻辑还会引入时间戳相关的寄存器。不做时间同步的项目就别开开了纯属浪费资源还多出一堆要读的寄存器。Enable Statistics Counters。统计计数器收发包数、错误包数、CRC 错、过长过短帧等等。这个建议开调试和后期运维都用得上。代价是占一点寄存器空间和逻辑。Enable VLAN / Enable Jumbo Frame。VLAN 支持要看你的网络里有没有打标Jumbo Frame 支持超过 1500 字节的大帧常用于存储和内部网络。开了 Jumbo帧长上限可以配到几千字节能显著提高大包传输的效率但要确认链路上所有设备都支持否则中途会被丢。Enable Flow Control流控。流控是 PAUSE 帧拥塞时对端暂停发送。在交换机和端点之间做背压时有用。如果你的用户侧逻辑处理速度跟不上线速开流控能避免丢包但也会让吞吐在拥塞时下降。要不要开取决于应用。3.2 AXI4-Stream 位宽与时钟的换算实操刚才给了公式这里把换算过程再讲透一点因为很多人算完电子表格还是稀里糊涂。以太网的线速是位速率比如千兆就是每秒 1,000,000,000 个比特。AXI4-Stream 是并行总线每个时钟周期传位宽个比特。所以要在用户侧维持线速时钟频率必须满足线速 时钟频率 × 位宽反过来推已知线速和位宽时钟就是线速 / 位宽。但这里有个隐藏开销以太网帧在线路上传输时除了帧本身还有 8 字节前导码Preamble SFD和 12 字节帧间隙IFG。也就是说每发一个 64 字节的最小帧线路上实际传了 64 8 12 84 字节。这个开销是固定的跟帧长无关所以小帧的效率远低于大帧。我把具体数字列出来方便你估有效带宽帧类型帧长(字节)线路开销(字节)线路总长(字节)线路效率最小帧64208476.2%常见小包1282014886.5%中等帧5122053296.2%标准 MTU151820153898.7%再扣掉以太头14 字节、FCS4 字节如果上层是 IP TCP还要扣掉 20 20 字节。以 1500 字节 MTU 为例TCP 有效载荷 1460 字节整条线路传了 1538 字节TCP 有效效率大约 94.9%。所以千兆线速下UDP 大包能跑到 940 Mbps 左右TCP 大概 940 Mbps 减去协议开销实测 900 出头是正常的。这个估算在做性能目标时很有用。如果你的应用需求写“千兆线速”那你得想清楚是线速 1000 Mbps还是有效载荷 900 Mbps——这两个不是一回事。3.3 AXI4-Lite 寄存器与 MDIO 操作流程AXI4-Lite 是这颗核的配置通路。通过它你能访问 MDIO 寄存器读写 PHY、MAC 配置寄存器、统计计数器、时间戳寄存器。整个寄存器空间是统一编址的具体偏移以 PG 文档的 Register Space 章节为准我这里讲操作流程。MDIO 操作是绕不开的一环因为 PHY 的很多配置自协商、速率、双工、回环模式都要通过 MDIO 写。典型流程是这样写MDIO Setup Register配置 MDC 时钟分频。MDC 频率要求通常不高于 2.5 MHz。假设 AXI4-Lite 时钟是 100 MHz分频系数按MDC clk / (2 × (divider 1))来算要得到 2.5 MHz 以下divider 至少要设到 20 左右。这个分频系数不能拍脑袋得按 AXI4-Lite 实际时钟算否则 MDC 超频PHY 可能不应答。写MDIO Write Data Register把要写的数据放进去。写MDIO Control Register填入 PHY 地址、寄存器地址、操作码读或写、启动位。轮询MDIO Status Register的就绪位等待操作完成。读操作时数据从MDIO Read Data Register取回。注意MDIO 是慢速串行接口一次读写要花几十个 MDC 周期。不要在高速循环里频繁调用尤其是用软件轮询的方式。我见过有人在中断里做 MDIO 读结果中断响应时间被拉长反而引发别的问题。还有一个常见误区PHY 的寄存器地址在不同厂商、不同型号之间不通用。标准的 IEEE 寄存器0x00 控制、0x01 状态、0x02/0x03 PHY ID、0x04 自协商通告、0x05 自协商对端能力是通用的但厂商扩展寄存器各不相同。所以配置 PHY 时必须对着那颗 PHY 的 datasheet 写不能照搬。3.4 Shared Logic 的 Include 与 Exclude 怎么选Shared Logic 这个选项很多人第一次看不懂。它的含义是这颗核要不要把 PCS/PMA 相关的公共时钟资源MMCM、参考时钟缓冲等包含在自己的核内部。两种情况选 Include Shared Logic in corePCS/PMA 的时钟逻辑在核内生成核自己管自己的时钟。适合这个核独占资源、或者只有一个实例的场景。选 Include Shared Logic in example design时钟逻辑放到核外面例程设计里核只提供一个时钟输入接口。适合多个核共享参考时钟资源的场景。为什么要有这个选项因为多个 PCS/PMA 实例如果各自生成一套 MMCM会浪费资源而且参考时钟的布线也麻烦。把它们统一放到一个“共享逻辑”模块里一次生成、多核共用资源省时序也好做。我的经验判断只有一个以太网口选 Include 在核内省事有两个或以上口选 Exclude把共享逻辑提出来统一管。但要注意选 Exclude 时你必须自己例化那个共享逻辑模块并且在顶层正确连接时钟和复位。这一步容易漏漏了就是时钟没有、链路不通。例程里其实给了一个共享逻辑的参考实现直接抄过来改就行。4. 时钟、复位与约束翻车率最高的两个地方参数配完综合能过不代表上板能跑。以太网这颗核最花时间的地方其实在时钟架构、复位顺序和时序约束上。我统计过自己在这颗核上花的时间参数配置大概占两成剩下八成都是在这三块来回折腾。4.1 时钟树怎么算才不出错这颗核的时钟需求取决于你选的物理接口。RGMII/MII/GMII 路线主要需要几个时钟。以千兆 RGMII 为例需要一个 125 MHz 的时钟给 MAC/GT 部分有时叫clk或gt_clkRGMII 侧的 TXC 输出 125 MHz 给 PHYRXC 输入 125 MHz 从 PHY 来。AXI4-Stream 用户侧时钟可以独立由你根据位宽决定前面算过。AXI4-Lite 时钟通常在几十到一百多 MHz。SGMII/1000BASE-X 路线除了上面那些还需要一个gtrefclk通常是 125 MHz千兆或更高的频率2.5G 需要 312.5 MHz 的 gt_clk一般由参考时钟经 MMCM 倍频得到。这个参考时钟必须从专用时钟引脚进来不能从普通 IO 或者内部逻辑分频。这是硬性要求走普通布线时钟抖动太大SerDes 根本锁不住。时钟计算的关键动作是画一张时钟表写清楚每个时钟的频率、来源、目的、谁驱动谁。我建议直接用表格时钟名频率来源用途gtrefclk125 MHz专用时钟引脚PCS/PMA 参考clk (用户侧)15.625 MHzMMCM 分频AXI4-Stream 64 位axi_lite_clk100 MHz系统时钟AXI4-Lite 配置rx_clk / tx_clk125 MHz从 PHY 或恢复RGMII 侧这张表一定要在综合之前就确定好。我见过因为时钟表没列清MMCM 输出频率配错结果用户侧跑 125 MHz 而不是算出来的 15.625 MHz虽然能工作但资源浪费、时序紧张属于“能用但不对”的状态。4.2 复位顺序与同步释放的讲究这颗核有几个复位信号常见的有aresetAXI4-Lite 时钟域、gt_reset参考时钟域、以及发送/接收路径的复位。复位顺序和释放时机错了链路就是起不来。正确的顺序原则参考时钟先稳定。gtrefclk 没稳定之前不要释放 gt_reset。gt_reset 必须在 gtrefclk 域内同步。直接用异步信号驱动可能引入亚稳态导致 PCS 状态机进错状态。主复位 areset 保持足够长的周期。官方例程里通常用计数器让 areset 保持几百个时钟周期确保内部状态机全部复位干净。复位释放要同步。异步复位、同步释放是经典做法用两级触发器同步。我遇到过的一个典型问题复位释放太快链路协商超时但过一段时间自己又好了。原因就是 PCS 内部的自协商状态机还没跑完就被复位打断重新来。所以复位释放后要给足时间等自协商完成可以读状态寄存器确认再开始收发数据。另一个细节如果多个核共享参考时钟共享逻辑里的复位要统一释放不能一个先一个后否则两个核的时钟相位可能不一致容易在跨核通信时出问题。4.3 XDC 里必须写清楚的约束约束这块PCS/PMA 的参考时钟约束是重中之重。要写清楚gtrefclk的周期并且把它关联到 IP 生成的时钟上。IP 生成的时钟如果没有正确约束工具会按默认估算时序报告一片红但你不知道是真错还是假错。除了参考时钟还要注意输入时钟的抖动要求。SerDes 参考时钟对抖动敏感约束里最好把 jitter 信息也带上或者至少在选时钟源时选低抖动的。跨时钟域路径。用户侧时钟和 MAC 侧时钟之间的 CDCIP 内部帮你做了但你自己接的 FIFO、握手逻辑要自己加约束、加同步器。I/O 时序约束。RGMII 的输入输出延迟、SGMII 的 SerDes 引脚约束都要按 IP 例程给的模板来写别自己发挥。提示生成例程设计时例程里的 XDC 文件是调通的直接拿来改是最高效的方式。我一般是先把例程的 XDC 拷到自己工程改改端口名和时钟频率比从零写快十倍。5. 上板联调从链路不通到吞吐打满综合过了、比特流下了、板子通电接下来就是最耗时间的联调。这一节我按“症状—排查—处理”的顺序来写都是我实际遇到过的。5.1 链路起不来的排查顺序链路不通link down是最常见的现象。我一般的排查顺序是这样第一步看时钟有没有。用逻辑分析仪或者 ILA 抓 gtrefclk、clk、以及 IP 输出的时钟确认频率对不对、有没有稳定。时钟没有一切免谈。第二步看复位有没有正确释放。抓复位信号确认它从低到高、保持时间够长、且在正确时钟域内同步。第三步看 PHY 的状态。通过 MDIO 读 PHY 的状态寄存器看链路是否 up、速率协商成多少、双工模式对不对。如果 MDIO 都读不通那就是 MDC/MDIO 的电气连接或者分频配错了。第四步看物理接口模式对不对。SGMII vs 1000BASE-X 的坑前面讲过。用 ILA 抓 SerDes 的收发信号看有没有数据活动。第五步看自协商。自协商启用了吗协商完成了吗读寄存器确认。我印象最深的一次链路死活不通查到最后是 PHY 的复位引脚没有正确释放——那颗 PHY 的复位是低有效我一直给它高电平。这种硬件层面的问题代码里完全看不出来只能靠量波形。5.2 吞吐上不去的定位方法链路通了但吞吐上不去这是另一类问题。可能的原因不少我按可能性排序第一AXI4-Stream 握手反压。抓 TX 和 RX 的tvalid/tready信号看tready有没有长时间拉低。如果反压严重说明下游逻辑处理速度不够。解决办法是加深 FIFO、提高用户侧时钟、或者优化处理逻辑。第二位宽和时钟不匹配。前面算过如果用户侧时钟频率低于线速/位宽那就跑不满线速。这种情况在抓波形时表现为数据断断续续每个包之间有大间隔。第三帧长太小。小包效率低前面表格算过64 字节帧只有 76% 的效率。如果测试用的是小包测出来的吞吐自然不高。用 1500 字节的大包再测一次。第四流控在起作用。如果开了流控且下游拥塞PAUSE 帧会让对端暂停吞吐自然下降。抓流控帧计数看有没有大量 PAUSE。第五统计计数器里的错误计数。CRC 错、对齐错、超长帧计数高说明链路质量有问题可能是时序没约束好或者信号完整性差。这种时候吞吐和数据正确性都会受影响。我的定位方法是先抓 AXI4-Stream 的握手信号看反压在哪一段再读统计计数器看有没有错误最后用大包、单流、关闭流控的方式做基线测试逐步加条件找到掉吞吐的那个点。5.3 常见问题速查表把平时遇到的高频问题整理成表方便对照排查现象可能原因定位手段处理方式链路指示灯不亮参考时钟缺失或频率错抓 gtrefclk检查时钟源和约束链路不通、PHY 无响应MDIO 分频配错或电气问题读 PHY ID 寄存器重算分频、量 MDC 波形自协商失败一端强制一端自协商读自协商状态寄存器统一下自协商设置收到包但 CRC 全错SGMII/1000BASE-X 模式不匹配看 IP 与 PHY 模式配置统一两端模式链路不稳、时通时断复位释放太快或时序违例抓复位和时序报告延长复位、修约束吞吐低但无错误位宽/时钟不匹配或小包抓握手信号、换大包测调位宽或时钟、用大包偶发丢包FIFO 深度不足、反压溢出读溢出计数、抓握手加深 FIFO、开流控统计数据异常增长时序违例、信号完整性差看时序报告、量眼图修约束、查硬件6. 几个我踩过的细节坑参数配置和联调讲完了最后补几个细枝末节但很要命的点。这些内容在官方文档里一般不会专门强调但实际操作中特别容易中招。6.1 FIFO 深度与反压溢出AXI4-Stream 接口和用户逻辑之间通常要加 FIFO 做缓冲。FIFO 深度不够突发流量一来就溢出丢包深度太大占 Block RAM 资源。怎么定这个深度我的经验是按最大突发长度 × 反压响应时间来估。如果你的下游逻辑响应反压需要 N 个周期那 FIFO 至少要能缓存 N 个周期内进入的数据量。粗略估算FIFO 深度 ≥ 用户侧时钟频率 × 反压响应时间(秒) × 安全系数安全系数我一般取 2。以太网流量本身有突发性尤其是 TCP 的窗口行为流量不是均匀的。所以 FIFO 不能按平均速率算要按峰值速率算。还有一个技巧用 IP 自带的流控PAUSE做兜底。FIFO 快满的时候如果开了流控可以主动发 PAUSE 帧让对端暂停避免丢包。这在没有任何上层重传机制的场景里特别有用。6.2 以太网帧开销对有效带宽的真实影响前面算过帧开销这里再强调一个容易被忽略的点大包和小包对资源的需求完全不同。小包64 字节意味着包速率高。千兆线速下最小帧的包速率能达到每秒 148 万包左右。这个包速率对用户侧逻辑的压力很大每个包都要做解析、判断、转发逻辑很容易跟不上。大包1500 字节时包速率降到每秒 8 万包左右处理压力小一个数量级。所以如果你的应用以小包为主比如工业控制、某些实时协议用户侧逻辑必须做流水线设计甚至要考虑用多个处理单元并行。反之如果是大文件传输为主相对好处理。另外Jumbo Frame 的收益在小包场景下体现不出来。Jumbo 的价值在于把大包做得更大减少每字节的开销占比。如果你的流量天然都是小包开 Jumbo 没用。这点在选参数时要清醒。6.3 关于寄存器读写的一点提醒最后说一个软件层面的坑。这颗核的寄存器空间是 32 位对齐的读写要用 32 位访问。有些软核处理器比如 MicroBlaze的 AXI4-Lite 访问需要手动处理字节序和访问宽度如果按 8 位或 16 位去访问 32 位寄存器读出来的值会错。还有就是读改写的问题。有些寄存器是读写混合的读出来一个状态写回去又是另一个含义或者某些位是“写 1 清除”。这类寄存器一定要仔细看文档不能盲目做“读-改-写”。我在这上面栽过一次某个中断状态寄存器是写 1 清除我按常规做了读改写结果把其他位也一起清掉了导致漏中断。我个人在实际操作中的体会是这颗 AXI 1G/2.5G Ethernet Subsystem IP 核的参数配置难点不在单个选项而在选项之间的耦合关系。物理接口决定了要不要 PCS/PMA要不要 PCS/PMA 决定了时钟需求时钟需求决定了约束怎么写约束又直接影响链路能不能稳定跑起来。所以配置的时候脑子里的顺序应该是“先看板子外面的硬件长什么样再决定 IP 内部怎么配最后倒推时钟和约束”而不是对着参数页从下往上一个个点。如果你手上正好有这颗核要调我建议第一步就把官方例程生成出来把它跑通然后把例程里每个参数、每条约束、每段复位逻辑都对照着看一遍。等例程跑通再改自己的工程成功率会高很多。至于 2.5G 模式先把千兆跑稳再切 2.5G因为 2.5G 对时钟和参考时钟的要求更高千兆都跑不稳的情况下切 2.5G只会让问题更难定位。