PCB 圈子里有个挺有意思的现象聊到板子做得好不好大家第一反应都是胜宏、沪电这些名字聊的是层数、阻抗、良率、交期。但真正让一块板从想法变成能交给工厂的工程文件的那段路几乎没人愿意细聊。那段路上坐着的是 Cadence 这套工具链——OrCAD 画原理图、Allegro 做 Layout、Sigrity 做仿真。标题这句话我第一次看到的时候愣了一下因为它把一件很多人没想明白的事说透了板厂解决的是怎么把板造出来Cadence 解决的是板交给工厂之前它到底对不对。我自己从 OrCAD Capture 画第一张原理图开始到后来用 Allegro 做多层板、用 Sigrity 跑电源完整性中间踩过的坑能写一本小册子。这篇文章不打算写成软件说明书那种东西官方文档比我写得好。我想聊的是为什么这条工具链的分工是这样的、每个环节真正卡人的地方在哪、那些热搜词背后对应的实际问题到底怎么解。如果你正在学 PCB 设计或者已经画了几年板但总觉得交给工厂前心里没底这篇应该能对上你的痛点。1. 板厂和 EDA 工具的分工边界到底在哪先把一个容易混淆的概念掰开。很多人以为画 PCB就是把线连起来板厂负责把它变成实物。这个理解漏掉了中间最关键的一层可制造性验证和电气正确性验证。板厂拿到你的 Gerber 文件它默认你给的东西是对的——它只负责按图施工不负责帮你检查原理图有没有连错、阻抗有没有算对、电源平面够不够。这些交给工厂之前的问题全部压在 EDA 工具链这一侧。1.1 为什么板厂不会帮你兜底我见过太多新手的心态文件发出去等板子回来焊上发现不工作然后回头怀疑板厂工艺。实际上板厂能做的检查非常有限——它看的是线宽线距能不能做、孔径够不够、层叠对不对这些是工艺能力层面的核对。至于你这根线是不是应该连到那个网络、这个差分对阻抗控制到多少、这颗芯片的电源引脚去耦电容放得够不够近板厂一概不管也管不了。这就是分工的本质板厂是制造执行方EDA 工具链是设计正确性的责任方。你在 Cadence 里没解决的问题不会因为换了一家好板厂就消失。胜宏、沪电能做出 20 层以上的高多层板但如果你给的网表本身就是错的它做出来的只是一块工艺精良的错误板。1.2 Cadence 三件套各自守的是哪道关把 Cadence 这条链拆开看每个工具守的关口非常清晰工具守的关口典型输出出问题的后果OrCAD Capture原理正确性网表、BOM、PDF 原理图网络连错板子功能全废Allegro物理实现正确性Gerber、钻孔、贴片文件封装错、间距违规、无法装配Sigrity电气性能正确性阻抗、PDN、SI/PI 报告信号完整性问题板子能焊但不稳定这三道关是递进的。原理图错了后面做得再漂亮都是白搭原理图对了但封装画错板子回来焊不上前两关都过了但没做仿真可能板子能跑但高速信号误码率超标。板厂只承接第三关之后的产物前面三关全是你自己的事。1.3 一个真实的分界案例我做过一块带 DDR3 的控制板原理图阶段一切正常网表导出、Allegro 导入都没报错。但板子回来之后DDR3 跑不到标称频率降频才能稳定。查了很久最后用 Sigrity 做信号完整性分析才发现地址线的走线长度差异超过了时序预算等长没做够。这个问题在原理图阶段完全看不出来在 Layout 阶段如果只靠看起来整齐也发现不了必须靠仿真才能量化。这个案例说明什么交给工厂之前这个阶段其实包含了三层验证而大多数人只做了第一层。板厂不会告诉你等长没做够因为它根本不知道你的时序预算。这就是 Cadence 存在的意义——它把设计是否真的正确这件事从凭经验感觉变成了可量化验证。2. OrCAD 原理图阶段那些导出时才暴露的坑OrCAD Capture 是整条链的起点也是最多人觉得简单的环节。画原理图嘛连线、放器件、标网络能有多难但热搜词里orcad 导出网表orcad 导出 pdf 原理图orcad capture 导出 bomorcad 数据库配置错误怎么办这些高频出现恰恰说明这个简单环节的坑一点都不少。2.1 网表导出失败先查库再查封装映射网表导出报错是新手最常撞的墙。报错信息往往很含糊比如无法找到器件或者封装未定义。我的排查顺序是这样的先确认原理图符号的 PCB Footprint 属性是否填了。这是最常见的漏项——画原理图时只放了符号忘了在属性里指定对应的封装名。OrCAD 导出网表时每个器件都必须有明确的封装指向否则网表里这个器件就是悬空的。再确认封装名和 Allegro 库里的实际封装名完全一致。注意大小写和空格OrCAD 里写SOIC-8Allegro 库里叫soic8网表导入时就会报找不到。最后查库路径配置。OrCAD 的元件库路径如果指向了错误的目录或者库文件被移动过导出时就会大面积报错。提示网表导出前养成用 OrCAD 自带的 DRC 检查一遍的习惯。它能提前抓出单端网络、重复位号、未连接引脚这类问题比导出后报错再回头查效率高得多。2.2 数据库配置错误别急着重装orcad 数据库配置错误怎么办这个搜索词背后通常是 CISComponent Information System配置出了问题。CIS 是 OrCAD 用来管理元件库和物料信息的模块它依赖一个数据库文件Access 或 SQL。配置错误一般有几个原因数据库路径变了、ODBC 数据源没配好、或者数据库文件被占用。我的处理经验是先别急着重装软件。重装能解决大部分问题但会浪费一两个小时而且如果是数据库文件本身的问题重装也没用。正确的顺序是检查 ODBC 数据源里对应的 DSN 是否还在、指向的路径是否正确确认数据库文件没有被其他程序锁定如果用的是共享数据库确认网络路径可访问。这三步走完八成问题能定位。2.3 导出 PDF 和 BOM格式细节决定可读性导出 PDF 原理图看着简单但实际交付时经常被吐槽看不清。几个实操要点PDF 导出时选对页面设置。默认导出可能把整张图缩到一页字小到看不清。建议按图幅分页导出或者用 OrCAD 的PDF 输出功能指定缩放比例。BOM 导出要选对字段。默认 BOM 可能只含位号和器件名实际采购需要封装、数量、厂商料号。在导出前配置好 BOM 模板把需要的列都勾上避免导出后再手工整理。网络标号要清晰。跨页连接靠的是网络标号Net Label导出 PDF 后如果标号被裁切或重叠审图的人会看得很痛苦。2.4 从原理图反推库一个被低估的实用技能cadence 怎么从原理图中导出库这个需求很实际。有时候你拿到别人的原理图想复用里面的符号或者自己的库丢了想从现有工程里恢复。OrCAD 支持从设计文件导出原理图库操作路径在导出菜单里选库格式即可。但要注意导出的库只包含符号图形不包含 PCB 封装映射关系封装还得单独处理。这个细节很多人第一次用会踩。3. Allegro 布局布线封装和板框是第一道生死线原理图过了网表导入 Allegro真正的硬仗才开始。热搜词里allegro 封装制作allegro 16.6 pcb 封装制作流程cadence pcb 怎么提取板框ad 封装转 allegroallegro 文件版本降低这些全是 Layout 阶段的高频痛点。我按实际工作流把它们串起来讲。3.1 封装制作焊盘尺寸不是拍脑袋定的封装是 Allegro 里最基础也最容易出错的东西。一个封装包含焊盘Pad、丝印Silkscreen、阻焊Soldermask、助焊Pastemask等元素。新手最容易犯的错是焊盘尺寸随手填。焊盘尺寸有明确的计算逻辑。以常见的贴片电阻电容为例焊盘长度一般取器件引脚长度加上两侧各 0.2~0.3mm 的余量宽度取引脚宽度加 0.1~0.2mm。这个余量是为了补偿贴片精度和焊接时的锡量。余量太小贴片偏移就虚焊余量太大容易立碑或连锡。注意不同封装的余量标准不一样。QFN、BGA 这类细间距器件的焊盘设计必须参考器件手册推荐的 Land Pattern不能自己估算。手册里通常有详细的焊盘尺寸图照着做最稳。3.2 板框提取从结构图到 PCB 边界cadence pcb 怎么提取板框是个高频问题。板框Outline定义了 PCB 的物理边界通常来自结构工程师给的 DXF 或 DWG 文件。在 Allegro 里导入 DXF 后需要把结构线转换成板框属性。操作逻辑是导入 DXF 到指定的层比如 Board Geometry 的 Outline 层然后用 Z-Copy 或 Shape 工具把闭合的轮廓转成板框。这里有个坑DXF 里的线条经常不闭合有微小的断点导致无法生成有效的板框。解决办法是用 Allegro 的 Shape Compose 或者先在设计里把断点补上。我一般会放大到断点位置逐个检查虽然费时间但比板子做出来发现边界不对强。3.3 AD 封装转 Allegro格式转换的取舍ad 封装转 allegro这个需求通常出现在团队从 Altium Designer 迁移到 Cadence 的时候。转换工具是有的但转换质量参差不齐。我的建议是简单的分立器件封装可以转复杂的 IC 封装最好重画。原因在于两套软件的焊盘模型和层定义不完全对应。转换过来的封装焊盘形状可能变形阻焊层和助焊层的对应关系可能错位。这些错误在 Allegro 里不一定报错但做出来的板子焊接会出问题。重画一个 QFP 封装大概十几分钟比调试转换错误省事。3.4 文件版本降低跨版本协作的无奈allegro 文件版本降低是个很现实的需求。高版本 Allegro 存的文件低版本打不开。如果合作方用的是老版本你就得降版本。Allegro 提供了 Export 功能可以导出为较低版本的格式。但要注意降版本可能丢失高版本才有的特性比如某些新的约束规则、新的铜皮类型。降版本前最好备份原文件降完之后在低版本里打开检查一遍关键元素是否完整。3.5 一键清理项目垃圾文件保持工程干净一键清理 allegro 项目垃圾文件这个需求说明大家都被 Allegro 生成的一堆临时文件烦过。Allegro 工作目录里会有 .log、.bak、.art 等各种中间文件时间长了目录很乱。清理逻辑很简单保留 .brd设计文件、.dsn原理图、必要的库文件其余临时文件可以删。但删之前确认没有正在进行的任务依赖这些文件比如正在跑的仿真可能依赖中间结果。我一般用脚本按扩展名过滤清理手动删容易误删。4. Sigrity 仿真板子能不能稳定工作的最后一道验证前面三关都过了板子能造出来、能焊上但它能不能稳定工作这就是 Sigrity 要回答的问题。热搜词里cadence sigritycadence 仿真器件未定义cadence 瞬态仿真不收敛这些指向的是仿真环节的典型障碍。4.1 仿真器件未定义模型缺失是主因cadence 仿真器件未定义这个报错本质是仿真器找不到器件的电气模型。原理图里的器件符号只是图形仿真需要的是 SPICE 模型或 IBIS 模型。如果某个器件没有指定模型仿真就会报这个错。解决办法分两种情况如果是标准器件电阻、电容、电感Cadence 自带模型库指定一下就行如果是 IC需要从厂商获取 IBIS 或 SPICE 模型然后在仿真设置里关联。没有模型的器件仿真跑不起来这是硬性前提不是配置问题。4.2 瞬态仿真不收敛数值计算的常见困境cadence 瞬态仿真不收敛是仿真领域的老大难。瞬态仿真本质是求解微分方程不收敛意味着数值求解器找不到稳定解。常见原因和应对时间步长设置不合理。步长太大快速变化的信号被跳过步长太小计算量爆炸。可以先用自动步长观察收敛情况再调整。电路存在理想元件。比如理想电压源直接并联、理想开关瞬间切换这些在数学上会产生无穷大或突变导致不收敛。实际电路里加一点寄生参数小电阻、小电容往往能改善。初始条件设置不当。仿真从错误的初始状态开始可能一直震荡不收敛。可以尝试用 .ic 语句指定合理的初始电压。提示不收敛时不要盲目调参数。先看仿真日志它会告诉你是在哪个时间点、哪个节点出的问题。定位到具体位置再针对性处理比全局乱调有效得多。4.3 电源完整性去耦电容不是越多越好Sigrity 的 PDNPower Delivery Network分析核心是看电源平面的阻抗。很多人以为去耦电容放得越多越好实际上电容的位置和容值组合比数量更重要。电容离芯片电源引脚越近高频去耦效果越好不同容值的电容组合覆盖的频段不同。Sigrity 能仿真出整个 PDN 的阻抗曲线帮你看到哪个频段阻抗超标从而有针对性地调整。4.4 4K 屏截断一个容易被忽略的显示问题cadence 4k 屏 截断这个搜索词挺有意思说明高分辨率显示器下 Cadence 界面显示异常是个真实困扰。这通常是软件的 DPI 缩放兼容问题。解决办法一般是调整系统的显示缩放比例或者在软件的兼容性设置里覆盖 DPI 缩放行为。这个问题不影响设计正确性但影响使用体验值得单独处理。5. 从原理图到工厂文件一条完整的交付链路把前面几节串起来一条完整的交给工厂之前的链路就清晰了。这一节我把整个流程和关键检查点整理出来方便你对照自己的项目查漏。5.1 交付前的检查清单阶段检查项工具常见遗漏原理图网表导出无错、BOM 完整OrCAD封装属性漏填原理图DRC 通过、无单端网络OrCAD网络标号拼写错Layout封装与网表一致Allegro封装名大小写不符Layout板框闭合、层叠正确AllegroDXF 线条不闭合Layout设计规则检查通过Allegro间距违规未处理仿真关键网络 SI/PI 达标Sigrity模型缺失、未做等长输出Gerber、钻孔、贴片文件齐全Allegro漏输出某层这张表看着简单但每一项背后都对应过真实的翻车案例。我自己的习惯是每完成一个阶段就对照清单勾一遍而不是全部做完再回头查。因为越往后发现前面错误的代价越大。5.2 Gerber 输出最后一道人工核对Gerber 是交给板厂的最终文件。Allegro 输出 Gerber 时要确认每一层都正确对应顶层铜、底层铜、丝印、阻焊、助焊、钻孔图。输出后一定要用 Gerber 查看工具打开检查一遍看有没有层错位、有没有多余的图形、钻孔和焊盘是否对齐。这一步花十分钟能避免一批板子报废。5.3 和板厂沟通的边界文件交出去之后和板厂的沟通也有讲究。你要明确告诉板厂层叠结构、阻抗控制要求、表面处理工艺、特殊工艺需求。这些信息如果不说清楚板厂会按默认工艺做做出来可能不符合你的设计意图。但记住板厂只负责按你的要求制造不负责判断你的要求是否合理。阻抗算得对不对、层叠设计合不合理还是你自己的责任。6. 那些热搜词背后其实是同一类焦虑把前面提到的热搜词再扫一遍cadence 安装教程、cadence 安装包下载、cadence 卸载、orcad capture 使用教程、allegro 教程、allegro 快捷键、pcb 布线规则和技巧、四层 pcb 设计、反激式开关电源 pcb……这些词看起来零散但归归类无非是三类焦虑入门焦虑怎么装、怎么用、操作焦虑某个功能怎么实现、正确性焦虑这样做对不对。6.1 入门焦虑安装和卸载的坑cadence 安装教程cadence 安装包下载cadence 卸载这三个词放一起说明安装卸载本身就是个门槛。Cadence 的安装确实比一般软件复杂涉及 License 配置、组件选择。我的经验是安装前先确认 License 类型和有效期安装时按需选择组件不需要的模块不装省空间也少出错卸载时用官方卸载工具而不是手动删目录否则残留的注册表和 License 配置会影响下次安装。6.2 操作焦虑快捷键和效率allegro 快捷键这个需求反映的是效率焦虑。Allegro 的默认快捷键不算友好但可以自定义。我的建议是先把高频操作设成顺手的快捷键比如走线、打孔、换层、测量。不用一次设太多设十个最常用的用熟了再扩展。效率提升是渐进的不是一蹴而就的。6.3 正确性焦虑规则和技巧pcb 布线规则和技巧pcb 走线要求这类词背后是我这样画对不对的不确定。布线规则的核心其实就几条信号完整性等长、阻抗、参考平面、电源完整性去耦、平面分割、可制造性间距、孔径、丝印。把这几条理解透比记一堆零散技巧有用。技巧是术规则是道。7. 我踩过的几个印象最深的坑最后聊几个我自己踩过的、印象特别深的坑都是那种当时觉得没问题、后来发现是大问题的类型。第一个坑是封装引脚编号和原理图符号引脚编号不一致。原理图符号里引脚编号是 1、2、3封装里焊盘编号也是 1、2、3看起来对得上。但实际器件的引脚定义可能是反的导致网表连接错位。这个坑的教训是封装和符号的引脚编号必须严格对照器件手册不能想当然。第二个坑是电源平面分割不当导致噪声耦合。一块数模混合板数字电源和模拟电源共用一个平面结果模拟部分噪声很大。后来用 Sigrity 分析才发现两个电源域之间没有有效隔离。重新分割平面、加磁珠隔离之后问题解决。这个坑让我明白电源平面不是连上就行分割和隔离是有讲究的。第三个坑是Gerber 输出漏了阻焊层。板子做回来焊盘全被阻焊盖住根本焊不上。原因是输出 Gerber 时漏勾了阻焊层。这个坑的教训很直接输出 Gerber 后必须用查看工具逐层核对不能只看文件生成了就发出去。这几个坑有个共同点它们都不是软件操作问题而是设计理解问题。软件会用只是入门理解为什么这样设计才是关键。这也是为什么我一直觉得Cadence 这条工具链的价值不在于软件本身而在于它强迫你把设计想清楚——原理图逼你想清楚连接关系Allegro 逼你想清楚物理实现Sigrity 逼你想清楚电气性能。板厂能帮你把板造出来但板对不对这个问题只有你自己能回答。