简介本资源是一套基于Xilinx FPGA平台、使用Verilog语言实现高精度时间数字转换器TDC的完整Vivado工程实践包面向数字电路设计初学者、FPGA开发进阶学习者及测控/精密计时方向实践者解决TDC原理理解难、Verilog建模抽象、Vivado全流程实现不连贯等典型问题。压缩包共313个文件涵盖36个XML配置、32个核心Verilog源码含比较器、多级计数器、量化校正与控制逻辑模块、27个TXT说明文档、24个LOG综合日志、6个XDC约束文件及多个TCL自动化脚本全面支撑从仿真验证、综合实现到板级下载的全链路开发包体大小为20.58MB。已有3316人学习下载。读者可直接导入Vivado 2018.3环境运行Nexys 4 DDR开发板实测获取含时序分析报告、ISim仿真波形、比特流生成记录及硬件调试参考在内的完整工程闭环显著降低TDC从理论到FPGA落地的学习门槛。1. 项目缘起为什么要在FPGA里折腾TDC最近在做一个激光测距相关的项目核心需求是要精确测量一个脉冲信号从发射到接收的时间差也就是所谓的“飞行时间”。这个时间差通常在纳秒甚至皮秒量级用普通的单片机定时器根本抓不住精度差得太远。这时候一个老伙计的名字就浮现在脑海里了——TDC时间数字转换器。TDC说白了就是个高精度的“电子秒表”它能把两个事件之间的时间间隔转换成一组数字信号输出。在ASIC领域有专门的TDC芯片精度能做到几十皮秒。但对于我们这种项目周期紧、预算有限还想灵活调整方案的情况直接在现有的FPGA里用逻辑资源“软实现”一个TDC就成了一个非常诱人的选择。尤其是手头正好有Xilinx的Artix-7开发板配套的Vivado设计套件用起来也熟自然而然就想用Verilog在FPGA里搭一个试试。网上搜了一圈相关的博客和资料确实有但要么是讲得很理论一堆公式推导要么是只给个大概框图关键细节比如如何校准、如何提高精度、代码怎么写、在Vivado里可能会遇到什么坑都语焉不详。看得人心里痒痒又不得要领。所以我决定结合这次实际项目的摸索过程把从原理到实现再到Vivado里调试、优化的完整链条梳理清楚。目标很明确不只是让灯闪起来而是要做出一个稳定、可靠、精度经过验证的FPGA-TDC模块并且把过程中所有“踩过的坑”和“悟到的道”都摊开来聊聊。2. TDC的核心原理与FPGA实现的独特挑战在开始写代码之前必须得搞清楚我们要在FPGA这个“沙盘”上玩什么游戏规则是什么。TDC的核心思想其实不复杂用一个非常高频的时钟作为标尺去“丈量”未知的时间间隔。假设我们有一个500MHz的时钟它的周期是2ns。如果直接用这个时钟去采样一个脉冲那么我们能分辨的最小时间就是2ns这显然不够。于是FPGA里实现TDC的主流思路就转向了“内插法”。其中延迟链法是最经典也最直观的一种。它的工作原理可以这么理解构建一把“游标卡尺”我们不是直接用时钟沿去测量而是制造一把由很多个延迟单元比如查找表LUT或进位链Carry Chain串联起来的“尺子”。信号从链头走到链尾每经过一个单元就会产生一点点延迟皮秒级。“冻结”瞬间状态当START信号起始事件到来时一个高速的“采样时钟”通常还是系统主时钟会立即去捕获这根延迟链上每一个节点的电平状态。此时一个高电平的“波前”正在链上传播。二次捕捉与计算当STOP信号停止事件到来时再次用同样的采样时钟捕获延迟链的状态。通过比较两次捕获的结果我们就能知道在这段START到STOP的时间里那个高电平的“波前”在延迟链上具体传播了多少级。时间换算知道了传播的级数再乘以每个延迟单元固有的延迟时间t_d就能算出START到STOP之间的时间间隔。公式很简单T_measure N * t_d。听起来很完美对吧但FPGA不是ASIC它给我们带来了几个必须直面的挑战挑战一延迟的不确定性。FPGA里每个LUT或进位链的延迟并不是一个固定不变的值。它会随着温度、电压波动而变化PVT变化甚至在同一颗芯片的不同位置由于布线资源的差异延迟也会有细微差别。这意味着我们那把“尺子”的刻度是会热胀冷缩的直接用它量结果肯定不准。挑战二分辨率与量程的矛盾。想要精度高分辨率高就需要每个延迟单元的时间t_d尽可能小。但t_d小了整条链的总延迟就短能测量的最大时间量程就有限。比如链长128级t_d50ps那最大能量6.4ns。想要量程大就得加长链但链越长信号完整性越差延迟的一致性也更难保证。挑战三采样时钟的“同步”难题。START和STOP信号是异步到来的而我们的采样时钟是同步的系统时钟。如何确保在信号到来的瞬间能稳定、无毛刺地捕获到延迟链的状态这里涉及到复杂的异步信号同步处理处理不好就会导致亚稳态测量结果完全错误。所以一个实用的FPGA-TDC设计绝不仅仅是搭一条延迟链那么简单。它必须包含校准机制来对抗延迟漂移包含编码电路来将链上的温度计码转换为二进制数包含严谨的同步电路来避免亚稳态还需要考虑死区时间、非线性校正等一系列问题。下面我们就结合Vivado和Verilog一步步把它构建出来。3. 基于Carry Chain的延迟链设计与Verilog实现在Xilinx 7系列及以后的FPGA中实现高分辨率延迟链的首选是进位链Carry Chain。相比用普通的LUT搭建延迟线进位链有几个天然优势一是延迟单元CARRY4原语的延迟非常小且相对稳定通常在几十皮秒量级二是它在FPGA内部是纵向垂直分布的布线可预测性强有利于提高不同位之间延迟的一致性三是它本就是为高速算术运算设计的性能有保障。我们的设计将采用一种经典的结构抽头延迟链Tapped Delay Line, TDL。思路是让START信号同时出发走两条路一条通过延迟链另一条直接作为采样时钟的使能。然后我们用系统时钟去采样延迟链上的多个抽头点。首先在Vivado中创建一个新的RTL工程并添加一个Verilog模块我们暂且命名为tdc_core。3.1 延迟链的实例化与关键参数Xilinx提供了CARRY4原语我们可以直接实例化多个并将其串联。每个CARRY4有4个进位输出CO[3:0]我们可以把每一级进位都作为抽头点这样资源利用率很高。module tdc_core #( parameter CARRY_NUM 32, // 使用多少个CARRY4原语决定链长和抽头数 parameter TAP_WIDTH CARRY_NUM * 4 // 总抽头数每个CARRY4提供4个抽头 )( input wire clk, // 系统采样时钟例如200MHz input wire rst_n, // 低电平复位 input wire start_i, // 异步START信号 input wire stop_i, // 异步STOP信号 output reg [15:0] time_code_o, // 输出的时间码 output reg valid_o // 输出有效标志 ); // 关键寄存器与线网声明 reg start_synced, stop_synced; reg [TAP_WIDTH-1:0] carry_chain_taps; wire chain_input; wire [TAP_WIDTH-1:0] chain_output; // 从CARRY4输出的抽头信号 // 1. 异步信号同步化两级D触发器降低亚稳态风险 always (posedge clk or negedge rst_n) begin if (!rst_n) begin start_synced 1b0; stop_synced 1b0; end else begin start_synced start_i; stop_synced stop_i; end end // 生成START信号的上升沿脉冲作为延迟链的输入和采样触发 reg start_synced_r; wire start_pulse; always (posedge clk or negedge rst_n) begin if (!rst_n) start_synced_r 1b0; else start_synced_r start_synced; end assign start_pulse start_synced ~start_synced_r; // 上升沿检测 // 延迟链的输入信号当START脉冲来时产生一个持续高电平输入链头 reg chain_input_reg; always (posedge clk or negedge rst_n) begin if (!rst_n) chain_input_reg 1b0; else if (start_pulse) chain_input_reg 1b1; // START脉冲到来链输入置高 // 注意这里需要一个机制在测量结束后复位chain_input_reg例如在输出有效后复位 end assign chain_input chain_input_reg; // 2. 使用generate块实例化CARRY4延迟链 genvar i; generate for (i0; iCARRY_NUM; ii1) begin : gen_carry_chain wire [3:0] co_local; wire [3:0] ci_local; wire [3:0] di_local 4b1111; // 将DI置高使得S1时COCI形成缓冲器链 wire [3:0] s_local 4b1111; // S置高选择进位通路 if (i 0) begin // 第一个CARRY4链头 assign ci_local[0] chain_input; end else begin // 连接上一个CARRY4的最高位进位输出到本级的进位输入 assign ci_local[0] gen_carry_chain[i-1].co_local[3]; end // 将本级的进位输出连接到下一级的进位输入内部 assign ci_local[1] co_local[0]; assign ci_local[2] co_local[1]; assign ci_local[3] co_local[2]; // 实例化CARRY4原语 CARRY4 CARRY4_inst ( .CO(co_local), // 4-bit 进位输出 .O(), // 未使用数据输出 .CI(ci_local[0]), // 进位输入来自前一级或链头 .CYINIT(1b0), // 初始进位输入置0 .DI(di_local), // 数据输入置高 .S(s_local) // 选择输入置高 ); // 将本CARRY4的4个进位输出连接到总的抽头向量 assign chain_output[i*4 : 4] co_local; end endgenerate // 3. 采样与编码逻辑注意上面这段代码是关键但也是第一个容易踩坑的地方。我们使用CARRY4时将DI和S都固定为高电平这样CARRY4实际上工作在了“缓冲器”模式CO输出等于CI输入但会有一个固有的延迟。这种用法并不是CARRY4的标准算术模式但却是构建延迟链的常见技巧。Vivado综合器可能会对此产生警告关于未使用的输出端口O可以忽略或使用(* dont_touch true *)属性来防止优化。3.2 “波前”采样与温度计码到二进制码的转换当start_pulse到来chain_input被拉高一个高电平“波前”就开始沿着进位链传播。我们需要在STOP事件到来时捕获这个“波前”的位置。但STOP信号也是异步的。我们不能直接用stop_synced去采样chain_output因为stop_synced和clk是同步的而chain_output的变化是异步于clk的。直接采样会引发亚稳态。正确的做法是用系统时钟clk来同步地采样整个延迟链的状态并记录下采样时刻。我们引入一个状态机来控制采样和编码过程// 续接上面的代码 // 定义状态 localparam S_IDLE 2b00; localparam S_ARMED 2b01; // 已收到START等待STOP localparam S_CAPTURE 2b10; // 已收到STOP执行捕获 localparam S_OUTPUT 2b11; // 输出结果 reg [1:0] state, next_state; reg [TAP_WIDTH-1:0] captured_taps; // 捕获到的延迟链状态 reg stop_synced_r; wire stop_pulse; // STOP脉冲检测 always (posedge clk or negedge rst_n) begin if (!rst_n) stop_synced_r 1b0; else stop_synced_r stop_synced; end assign stop_pulse stop_synced ~stop_synced_r; // 状态机转移 always (posedge clk or negedge rst_n) begin if (!rst_n) state S_IDLE; else state next_state; end always (*) begin next_state state; case (state) S_IDLE: if (start_pulse) next_state S_ARMED; S_ARMED: if (stop_pulse) next_state S_CAPTURE; S_CAPTURE: next_state S_OUTPUT; // 下一个时钟周期进入输出状态 S_OUTPUT: begin // 输出完成后需要复位延迟链输入并回到空闲 chain_input_reg 1b0; // 这是一个简化的写法实际需要同步控制 next_state S_IDLE; end default: next_state S_IDLE; endcase end // 在S_CAPTURE状态用clk采样整个延迟链 always (posedge clk or negedge rst_n) begin if (!rst_n) captured_taps {TAP_WIDTH{1b0}}; else if (state S_CAPTURE) captured_taps chain_output; end现在captured_taps里存储的就是STOP时刻延迟链的“快照”。它是一个温度计码从低位到高位前面一部分是‘1’波前已经经过后面一部分是‘0’波前尚未到达。‘1’和‘0’的分界线位置就对应了时间间隔。我们需要一个优先级编码器来找到第一个‘0’的位置或者最后一个‘1’的位置。这本质上是一个“前导零检测”或“前导一检测”问题。为了兼顾速度和面积我们可以用分段查找或使用FPGA内置的专用编码器资源如Xilinx的LZCNT但通用性差。这里给出一个简单的循环编码实现适用于中等位宽// 温度计码转二进制码模块 function integer log2; input integer value; begin value value-1; for (log20; value0; log2log21) value value1; end endfunction localparam BIN_WIDTH log2(TAP_WIDTH); // 计算二进制码需要的位宽 reg [BIN_WIDTH-1:0] bin_code; integer k; always (*) begin bin_code {BIN_WIDTH{1b0}}; for (k TAP_WIDTH-1; k 0; k k - 1) begin if (captured_taps[k] 1b0) begin bin_code k 1; // 找到第一个0位置是k但波前到达了k-1所以时间码为k如果从0开始计数 // 注意这里需要根据实际电路定义来调整。有时我们记录最后一个1的位置。 // 假设我们记录第一个0的位置代表波前未到达的最小编号。 end end // 如果全是1说明时间超过了量程应给出溢出标志 end // 在S_OUTPUT状态输出结果 always (posedge clk or negedge rst_n) begin if (!rst_n) begin time_code_o 16b0; valid_o 1b0; end else if (state S_OUTPUT) begin time_code_o { {(16-BIN_WIDTH){1b0}}, bin_code }; // 扩展到16位输出 valid_o 1b1; // 下一周期需要拉低valid_o这里省略了相关逻辑 end else begin valid_o 1b0; end end重要提示这个for循环实现的编码器在综合时可能会被展开成多级组合逻辑如果TAP_WIDTH很大比如128会导致关键路径延迟很长限制系统时钟频率。在实际工程中必须对这部分进行流水线优化或者使用更高效的编码结构如基于casez的查找、或使用多级选择器树。4. 在Vivado中验证、调试与精度校准代码写完了但离一个能用的TDC还差得远。接下来才是真正的“硬仗”在Vivado里把它实现出来并解决精度和稳定性的问题。4.1 约束文件编写与时钟管理首先必须为设计添加正确的时序约束.xdc文件。这不仅是保证系统稳定运行的基础也是后续分析延迟特性的前提。# 主时钟约束假设使用200MHz差分时钟输入 create_clock -name sys_clk -period 5.000 [get_ports clk_p] # 对异步输入信号start_i和stop_i设置set_false_path或set_max_delay/async groups # 因为它们与sys_clk是异步的不需要进行建立/保持时间检查 set_false_path -from [get_ports start_i] -to [all_registers] set_false_path -from [get_ports stop_i] -to [all_registers] # 但是我们同步后的信号start_synced/stop_synced到内部逻辑的路径需要约束 # 通常Vivado会自动处理同步器之间的路径我们只需保证同步器本身满足时序。更关键的是我们需要知道延迟链的绝对延迟。这不能靠数据手册的典型值必须实测。这里就需要用到Vivado强大的调试工具——ILA集成逻辑分析仪。4.2 利用ILA测量单级延迟与非线性插入ILA IP核在Block Design中或直接通过IP Catalog添加ILA。我们需要观测的信号包括chain_input、chain_output的几个关键抽头例如第0、16、32、48...个抽头、start_pulse、stop_pulse以及captured_taps。采样深度要设大一些比如8192以捕获足够多的测量事件。设计校准脉冲为了测量延迟我们需要产生一个已知的、非常小的时间间隔。一个巧妙的方法是用同一个时钟沿来产生START和STOP信号但让STOP信号经过一个固定且已知的延迟单元。例如我们可以用clk的上升沿同时触发一个START脉冲和一个经过若干级BUFG/BUFH的STOP脉冲。这样理论时间差就是这些缓冲器的总延迟这个延迟可以通过时序报告估算但我们需要的是相对值。抓取波形与分析编译生成比特流下载到FPGA。触发ILA捕获数据。在Vivado的波形窗口里我们可以放大看chain_output的信号。当START脉冲到来后你会看到chain_output从低位到高位依次“亮起”变为高电平。通过测量两个特定抽头信号上升沿之间的时间差再除以它们之间的级数就能估算出平均每级延迟t_d_avg。实操心得直接看模拟波形测量皮秒级延迟很难。更实用的方法是用已知的小时间间隔比如用MMCM产生两个相位差很小的时钟作为START和STOP进行大量测量几千次统计time_code_o的输出值。如果这个已知间隔是T_cal那么t_d_avg T_cal / (平均码值)。这种方法统计平均更能反映实际工作情况。发现非线性你可能会发现延迟链上不同位置的t_d并不完全相同。两端的延迟和中间的延迟可能有差异。这就是延迟链的非线性。它会导致测量误差。为了修正它我们需要一张查找表LUT。具体做法是用多个已知的、覆盖整个量程的时间间隔可以用一个高精度脉冲发生器或者用FPGA的MMCM产生不同相位的时钟来模拟去测量TDC记录下每个真实时间间隔T_real对应的输出码Code_raw。然后通过曲线拟合线性或多项式得到Code_raw到T_real的转换公式或者直接建立一个校正表存储在FPGA的Block RAM中。在输出最终结果前用Code_raw去查表得到校正后的时间T_corrected。4.3 动态校准与温度补偿由于延迟会随温度和电压漂移单次校准是不够的。一个成熟的TDC设计需要动态校准机制。一个常见的思路是增加一条参考延迟链。参考链设计这条链的输入是一个由系统时钟分频得到的、周期已知的校准信号比如10MHz。因为周期T_ref是已知的例如100ns那么这条参考链在每次校准信号上升沿时捕获的码值Code_ref其理论值应该是N_ref T_ref / t_d。实时计算比例因子在实际运行中我们实时测量Code_ref。由于T_ref固定Code_ref的变化就直接反映了t_d的变化因为t_d T_ref / Code_ref。修正测量结果对于主测量链的原始输出Code_raw其代表的真实时间应为T_real Code_raw * t_d Code_raw * (T_ref / Code_ref)。这样我们通过实时监测Code_ref就抵消了t_d漂移的影响。在Verilog中这需要增加一个参考链模块、一个除法器或乘法器查找表以及相应的控制逻辑。虽然增加了资源消耗但对于要求长期稳定性的应用来说是必不可少的。4.4 Vivado实现中的常见陷阱与解决陷阱一布局布线导致的延迟突变。Vivado的布局布线器Placer and Router是优化时序的它可能会把我们的延迟链打散布局或者插入不必要的缓冲器从而破坏延迟链的线性度和一致性。解决使用位置约束Pblock或RLOC相对位置约束较老将构成延迟链的所有CARRY4原语约束在相邻的SLICE内。更直接的方法是使用(* keep_hierarchy yes *)等综合属性并尝试不同的综合策略如Flow_AreaOptimized_high可能比Flow_PerfOptimized_high更能保持结构。最根本的是在代码中确保延迟链的逻辑清晰让工具难以优化。陷阱二时钟网络延迟的影响。我们用来采样延迟链的clk到达链上各个触发器的时钟端口可能存在微小的偏差时钟偏斜。如果这个偏斜和延迟链的延迟在一个量级就会引入系统误差。解决尽量使用全局时钟资源BUFG来驱动采样时钟并将延迟链布局在较小的区域内以最小化时钟偏斜。也可以考虑使用BUFGCE在测量时动态使能时钟降低功耗和噪声。陷阱三综合优化“吃掉”了关键逻辑。综合器可能认为某些信号没被使用或者逻辑可以简化从而优化掉部分延迟链。解决对关键的延迟链信号如chain_output的每一位使用(* dont_touch true *)或(* keep true *)综合属性。对于CARRY4实例也可以使用(* keep_hierarchy yes *)。陷阱四生成比特流失败。可能因为时序违例严重或者资源冲突。解决首先检查时序报告看关键路径在哪里。如果是在编码器部分就对其进行流水线分割。如果是在延迟链的建立/保持时间上违例可能需要降低采样时钟频率或者检查异步同步电路是否足够有时需要三级同步。确保为异步输入信号设置了正确的set_false_path约束。5. 性能评估、优化与扩展思路经过上述步骤一个基本的FPGA-TDC应该可以工作了。接下来我们需要量化它的性能并思考如何优化。5.1 核心性能指标测试分辨率这是最小可分辨的时间间隔。通过给TDC输入一个理论上为零的时间间隔比如START和STOP短接然后进行成千上万次测量统计输出码的分布。这个分布的宽度标准差的对应时间近似代表了系统的抖动Jitter它决定了实际的有效分辨率。理想情况下分辨率应接近t_d但受抖动影响会变差。微分非线性DNL和积分非线性INLDNL测量每个输出码对应的“码宽”与理想码宽1 LSB即t_d的偏差。如果某个码从来没有出现过就是“失码”DNL为-1 LSB这是要极力避免的。测试方法是用一个缓慢线性变化的模拟时间间隔或高精度相位可调的时钟作为输入统计每个输出码出现的次数。次数均匀性越好DNL越好。INL是所有DNL的累积反映了整个量程内的线性度误差。它直接决定了测量的绝对精度。测量范围即量程。等于延迟链总延迟 TAP_WIDTH * t_d_avg。如果需要更大范围可以增加链长或者采用两级结构第一级用粗计数系统时钟计数器测量整数个时钟周期第二级用本文的精细TDC测量一个时钟周期内的残余时间。两者结合可以实现纳秒级量程、皮秒级分辨率的测量。5.2 进阶优化技巧使用MMCM/PLL进行相位插值这是更高精度TDC常用的方法。利用MMCM可以生成多个同频但相位不同的时钟例如0° 90° 180° 270°。用这些时钟去采样同一个信号等效于将采样率提高了4倍。可以将这种方法与延迟链结合进一步提高分辨率。“滑动游标”法构建两条延迟链一条由START信号触发另一条由STOP信号触发。然后用一个高速时钟去比较这两条链上“波前”的位置差。这种方法对延迟单元的绝对误差不敏感但设计更复杂。基于OSERDES的采样对于Xilinx UltraScale等高端器件其OSERDES/ISERDES模块可以工作在非常高的速率如1Gbps以上。可以利用这些硬核实现超高速采样再配合逻辑分析也是一种实现TDC的途径。系统级抗干扰TDC对噪声极其敏感。在PCB设计上要为FPGA提供干净、稳定的电源时钟信号要走差分线并做好端接。在FPGA内部可以将TDC核心模块用keep_hierarchy隔离并放置在芯片上电源稳定的区域。5.3 一个完整的应用示例脉冲间隔测量假设我们要测量一个传感器输出的脉冲宽度。可以将脉冲的上升沿作为START下降沿作为STOP。但需要注意死区时间在一次测量结束后延迟链需要被复位同步电路需要稳定才能进行下一次测量。这段时间内TDC无法响应新的START信号。我们的状态机设计必须包含足够的空闲周期来满足死区时间要求。整个系统的数据流可以是FPGA-TDC核心模块 - 校准模块实时参考链修正 - 非线性校正LUT - 脉冲计算逻辑将时间码转换为纳秒值 - 通过UART或以太网发送给上位机显示。在Vivado中我们可以将TDC核心、校准逻辑、FIFO用于缓冲多次测量结果、AXI接口等封装成一个自定义IP这样以后在其他项目中就可以像调用普通IP一样重复使用大大提高了开发效率。折腾FPGA-TDC的整个过程就像在微观世界里雕刻时间。从最初模糊的概念到一行行Verilog代码再到Vivado中反复的仿真、调试、约束、下板测试最后看到ILA波形上那稳定跳变的码值并能通过校准和修正反推出精确到几十皮秒的时间间隔——这种成就感是单纯调用一个现成IP无法比拟的。它让你对FPGA的底层资源、对时序的本质、对数字系统设计的精妙之处有了更深一层的、刻骨铭心的理解。最大的体会是在FPGA里做模拟性质的设计比如TDC约束和布局布线的重要性甚至超过了代码本身。有时候一个不起眼的dont_touch属性或者一条位置约束就能让性能发生天壤之别。这份经验或许就是从“FPGA使用者”迈向“FPGA驾驭者”的关键一步吧。本文还有配套的精品资源点击获取