手把手教你用Verilog实现AT24C64的I2C读写附完整仿真流程——从时序图到仿真波形全解析做FPGA开发的人早晚有一天会跟I2C打交道。I2C这个协议看起来简单就两根线但真要用Verilog从零撸一个控制器出来坑一点也不少。尤其是目标器件换成AT24C64这种带页写、有写周期限制的EEPROM时光靠背几个状态机模板远远不够你得把协议时序、器件手册和仿真验证串成一条完整的链路才行。今天这篇不是给你贴一堆代码了事而是沿着我自己的实现路径把AT24C64读写控制器的设计思路、分频计算、状态划分、仿真模型搭建全部过一遍。适合两类人看一类是刚接触I2C想知道怎么用Verilog把时序“抠”出来的初学者另一类是已经能跑通简单读写但想搞明白页写边界、仿真激励怎么设计才算完整的进阶用户。看完你至少能自己搭出一个可复用的I2C主机控制器并且知道怎么用仿真波形去证明它对AT24C64的读写是正确的。1. 为什么放着现成IP不用偏要用Verilog手写I2C控制器也许你会问Vivado、Quartus里都有现成的I2C IP核网上也有一堆封装好的驱动代码为什么还要从零写一个我的看法是IP核能帮你快速出活但帮不了你理解协议。I2C的时序其实不复杂但它的坑全藏在细节里——SCL高电平期间SDA不能变化、起始停止条件的建立保持时间、应答位的采样窗口这些不是看协议文档就能刻进脑子里的必须亲手写一遍状态机、亲手调试一次波形才记得住。另外AT24C64这类EEPROM和I2C总线上挂的传感器不太一样。传感器一般只需要配几个寄存器而EEPROM读写涉及到地址寻址、页写边界、写周期延时这三个东西组合起来对状态机的设计有直接影响。你如果只是抄一份网上的I2C代码遇到“跨页写丢数据”这种问题很可能连排查方向都没有。所以这篇文章核心目标就一个**用Verilog实现一个具备起始/停止/应答检测能力、支持单字节和多字节读写、能正确处理AT24C64页写时序的I2C主机控制器并配上一套完整的仿真流程来验证它。**这个控制器做完以后不光AT24C64能用其他挂在I2C总线上的器件也能复用只需要改改寄存器配置就行。整个实现我默认你在用Vivado或Quartus这类带仿真器的FPGA开发环境代码用Verilog-2001语法编写仿真部分也会给出完整的testbench思路。项目没有依赖特殊器件原语综合到任意主流FPGA平台都能跑。2. 从时序图和器件手册里抠出的关键细节写I2C控制器之前别急着打开编辑器先把两样东西吃透I2C总线协议本身以及AT24C64的数据手册。我见过很多人代码写完了仿真也过了但上板就不工作回来一查要么是起始条件建立时间不够要么是器件地址算错了。时序和手册就是I2C工程的“地基”。2.1 I2C协议的四个关键时序窗口I2C只有两根线SCL时钟和SDA数据。所有通信都围绕四个时序窗口展开。起始条件STARTSCL保持高电平时SDA从高电平跳变到低电平。这个“先高后低”的判断是设备判断一次通信开始的标准。在状态机里起始条件是进入任何操作之前必须先发送的。停止条件STOPSCL保持高电平时SDA从低电平跳变到高电平。它标志着一次传输的结束。对于EEPROM写入来说停止条件意味着内部写周期正式开始计时。数据有效性除起始和停止条件外SDA的数据必须在SCL高电平期间保持稳定只能在SCL低电平期间切换。换句话说从机的采样点是SCL上升沿或高电平期间你在SCL高电平期间动SDA从机就会把抖动当数据采进去。应答位ACK每传输完8个数据位第9个时钟周期内SDA由接收方控制。接收方拉低SDA表示应答释放SDA表示非应答。主机读EEPROM时要特别注意读完最后一个字节主机必须发送非应答然后才能发停止条件否则EEPROM会继续往总线上驱动数据。这四个窗口看起来简单真正用Verilog实现的时候你面临的核心问题是**怎么用系统时钟准确切出SCL高低电平并且在正确的时刻把SDA该拉高、拉低、还是释放给从机。**这就是状态机加时钟分频要解决的。2.2 AT24C64的器件特性与地址映射AT24C64是Atmel现在归Microchip的64Kbit EEPROM换算下来是8KB存储空间组织成8192个字节地址范围从0x0000到0x1FFF需要13根地址线。I2C总线寻址时器件地址是7位即1010加上A2、A1、A0三个硬件引脚的电平状态最后一位是读写方向位。标准器件地址写成8位格式就是1 0 1 0 A2 A1 A0 R/W。写操作时R/W为0完整字节是0xA0读操作时R/W为1完整字节是0xA1假设A2A1A0都是0。这个地址如果算错仿真也许能跑但上板就是没响应因为从机的地址识别逻辑直接把你Pass了。AT24C64还有一个特性狠容易踩坑**它按页组织写入每页32字节。**所谓页写就是主机连续写入多个字节时只要不超出一页边界EEPROM内部会自动把地址低位递增但一旦超过了当前页的末尾地址就会回卷到该页的开头把之前的数据覆盖掉。举个例子你从地址0x0010开始连续写32个字节写到第18个字节时地址已经跨到了页边界之后的数据会写回0x0000到0x000D而不是0x0020往后。这是仿真中很难自动暴露、上板才炸的问题后面会专门演示怎么避开。另外AT24C64内部写周期典型的延时是5ms。每次写入操作不管是单字节写还是页写以停止条件为起点开始内部写周期在此期间芯片不响应任何外部命令。主机要连续写入时要么等够5ms再发下一个写命令要么用“轮询应答”的方式不断发送器件地址直到芯片回了应答位说明内部写周期结束。后面控制器设计里我会把轮询做成一个可选状态。2.3 上拉电阻与开漏输出仿真里看不出来但硬件必须知道I2C总线是开漏结构SDA和SCL都必须通过上拉电阻接到电源。Verilog仿真里你不需要关心上拉电阻因为仿真模型里逻辑电平是理想的但上板时如果没有上拉电阻总线根本拉不高设备之间无法通信。常见的上拉电阻阻值在1kΩ到10kΩ之间总线速率越高阻值需要越小。400kHz速率一般用2.2kΩ或4.7kΩ比较稳我调试时踩过“总线频率调高后通信失败”的坑换小一点的上拉电阻就解决了。这篇是仿真流程硬件提醒到这里真做板子的时候记得查这一项。3. 控制器架构与核心代码思路I2C控制器写起来最怕一锅粥所有状态揉在一个大状态机里最后调试的时候连自己都看不懂。我的做法是先分模块再定状态状态与状态之间尽量“单一职责”这样即使出了问题看波形也能快速定位到是哪个状态没走对。3.1 顶层端口设计任务明确边界清晰控制器的顶层端口我这样定义clk系统时钟50MHz或100MHz都可以关键是要算清分频系数。rst_n异步复位低有效。I2C控制器的复位一定要干净利落否则上电后总线状态不可控。start/stop启动信号。start拉高一个周期表示发起一次传输stop拉高在传输结束时产生停止条件。rw读写选择1表示读0表示写。addr16位目标地址AT24C64只需要低13位但接口留16位方便扩展到其他EEPROM。wdata写数据8位。rdata读数据8位。done一次操作完成标志拉高一个周期针对单个字节而言。scl、sda_in、sda_out、sda_dirI2C物理接口。sda_dir为1时控制器驱动SDA输出为0时释放SDA让外部上拉电阻拉高或让从机接管总线。ack_error从机无应答标志。如果从机没回ACK置1。这个信号对调试太有用了基本能帮你区分“时序错”和“地址错”。这里要提一下inout端口。很多新手写I2C控制器时直接把SDA定义成inout然后在模块内部用三态门控制方向。这在仿真上没有错可一到综合就容易出问题因为SDA三态控制和内部逻辑的时序配合没处理好。我更推荐的办法是把SDA拆成sda_in、sda_out、sda_dir三个信号在顶层做三态缓冲。这样控制器内部逻辑不用关心三态门只管输出数据和方向逻辑清楚得多。代码里顶层的三态门长这样assign sda sda_dir ? sda_out : 1bz; assign sda_in sda;3.2 分频计算如何从50MHz切出400kHz的SCLI2C速率标准模式100kHz快速模式400kHz。AT24C64支持400kHz咱们按400kHz设计。系统时钟50MHz时分频系数是50MHz / 400kHz 125。但这125不是直接拿来翻转SCL就完事的因为SCL的高低变化必须落在SDA稳定之后要有建立时间和保持时间的概念。我的实现是用一个计数器对系统时钟计数计数值在0到124之间循环。把SCL的电平分配成多段。例如计数器在0~31为SCL低电平的前半段32~62为SCL低电平的后半段63~93为SCL高电平的前半段94~124为SCL高电平的后半段。SDA的切换动作尽量安排在SCL低电平区间计数器0~62内完成SCL高电平期间保持SDA不变。这样自然就满足了数据稳定性要求。localparam CLK_DIV 125; // 50MHz - 400kHz reg [6:0] clk_cnt; reg scl_reg; always (posedge clk or negedge rst_n) begin if (!rst_n) begin clk_cnt 0; scl_reg 1b1; end else begin if (clk_cnt CLK_DIV - 1) clk_cnt 0; else clk_cnt clk_cnt 1b1; if (clk_cnt 0) scl_reg 1b0; // SCL拉低进入低电平段 else if (clk_cnt 63) // 中点附近SDA切换窗口 scl_reg 1b1; // SCL拉高进入高电平段 end end这个分频不是唯一解关键是给SDA切换留出明确的时间窗口。你在设计状态机时只要记住“所有SDA变化都发生在SCL低电平段”分频系数怎么切都不会错。3.3 主状态机拆分起始、传输、停止三段式设计控制器的主状态机我把它们拆成三个层次顶层状态机、字节状态机、位状态机。用三层嵌套而不是一个超大状态机是因为读写不同指令之间会有重复的“发地址、发数据、等待应答”操作抽成公共逻辑能少写很多重复代码。顶层状态机负责整次操作的编排状态包括IDLE空闲等待start信号。START发送起始条件。SEND_DEV_ADDR发送器件地址7位地址方向位。SEND_WORD_ADDR发送16位字地址AT24C64需要先发高8位再发低8位。SEND_DATA写数据或读数据的公共状态具体是读还是写由rw决定。STOP发送停止条件。WAIT_WRITE_CYCLE写操作后等待内部写周期可以用轮询应答实现。字节状态机处理单个字节的8个bit搬运每个bit的发送/接收都对应SCL的一个完整周期。我习惯用bit_cnt从7递减到0来计数发完8个bit后自动进入ACK采样状态再根据顶层状态机的当前状态决定下一步去哪。位状态机就是细节级了一个bit位在SCL低电平时设置SDA输出SCL高电平时保持稳定从机在SCL高电平时采样。读操作则相反主机在SCL低电平时释放SDA从机在SCL高电平期间驱动数据主机在SCL高电平期间采样。这里有一个经验状态机切换最好都用next_state组合逻辑state时序逻辑的两段式写法不要在一个always块里既算跳转又打拍。I2C状态机对时序要求敏感两段式写法能把组合逻辑和时序逻辑分开综合后时序收敛更容易调试时也方便在仿真里单步追踪。3.4 仿真里看不见、但代码里必须处理的三态门细节前面说了SDA拆分成三根信号但还有很多新手会在顶层直接写assign sda sda_dir ? sda_out : 1bz;。这在功能仿真里没有问题可一旦做门级仿真或上板调试三态门驱动能力弱、切换毛刺多的问题会暴露出来。一个改进是给assign sda ...加上pullup(sda);仿真原语综合时忽略让仿真更接近真实总线。另外sda_dir切换时必须在SCL低电平段进行不能在SCL高电平段突然释放SDA否则会产生意外的START/STOP条件。我写这个控制器时特意加了一个状态TURN_AROUND专门用来在读写方向切换时让总线缓冲一拍避免方向切换和从机驱动重叠。4. 状态机详细设计从复位到一次完整读写的路径状态机这种东西讲概念不如直接走一遍状态路径。下面我按“字节写”“页写”“当前地址读”“随机读”四种操作分别讲状态机是怎么流转的。这四种操作也是AT24C64手册里最常碰到的。4.1 单字节写路径从START到WAIT_WRITE_CYCLE单字节写的过程如下IDLE状态下检测到start为高进入START状态。START状态发送起始条件SCL为高时把SDA拉低。进入SEND_DEV_ADDR状态发送0xA0这个器件地址字节。每发完一个bitSCL跳变一次发完8个bit进入ACK采样状态。EEPROM拉低SDA回应答控制器检测到SDA为低继续下一步。进入SEND_WORD_ADDR_H状态发送地址高8位AT24C64地址虽然只要13位但手册规定字地址必须是两个字节高字节的低3位有效其他位填0。再次ACK采样通过后发送地址低8位。第三次ACK采样通过后进入SEND_DATA状态把wdata的8个bit逐个发出。第四次ACK采样通过后进入STOP状态。STOP状态产生停止条件后直接进入WAIT_WRITE_CYCLE状态。这里我是用计数器延时5ms的简单可靠。如果你用应答轮询方式需要在STOP后回到SEND_DEV_ADDR状态不断尝试直到收到ACK。这里要注意的是在一个字节内部的bit发送过程中状态不能变只有bit_cnt从7到0全部走完了才能根据当前主状态进入ACK检测。这是很多初学者最容易写错的地方容易把bit状态和字节状态混在一个变量里。4.2 页写状态边界判断必须在控制器内完成页写和单字节写的前半段一模一样差别在SEND_DATA到STOP之间会反复循环。每写完一个字节判断当前地址距离本页页尾是否还有空间如果还有空间地址加1继续发下一个字节。如果当前字节已经是页内最后一个位置地址低5位为0b11111下一次写入必须停止。控制器不能自动跨页跨页逻辑应该由上层主机CPU或状态机调用方负责。要是贸然在控制器里做跨页就得处理“页尾连续写”的问题逻辑会复杂很多而且容易出错。我在控制器里留了一个page_count计数器和page_end信号。每次写完一个字节比较addr[4:0]是否为5b11111是的话就停止本次写操作。这样上层给一个连续长度控制器内部自动在跨页前打断并把实际写入的字节数通过done_cnt返回给上层。4.3 随机读路径写地址之后翻转方向随机读是最容易出错的路径。它要先发一个假的写命令把EEPROM内部地址指针设到目标地址然后再发一个读命令从该地址读取内容。具体状态流是START。发送0xA0器件地址写方向。发送地址高8位。发送地址低8位。再次发送START这叫作重复起始条件Repeated START。发送0xA1器件地址读方向。EEPROM响应ACK后主机转为接收模式。逐个读取8个bit每读完一个字节主机发送ACK除了最后一个字节要发NACK。主机发送NACK后产生STOP条件。在Verilog实现中关键是第5步要在同一个主状态机里再走一遍START状态。这意味着顶层状态机需要区分“操作起始的START”和“重复起始条件的START”。我的做法是加一个start_type标志为0时是普通起始条件为1时是重复起始条件。重复起始条件和普通起始条件在时序上唯一区别是普通起始之前总线是空闲的SDA和SCL都是高重复起始之前总线正被占用SDA可能处于任意状态所以在发重复起始条件时要先确保SDA被释放到高电平然后才拉低形成起始条件。4.4 多字节连续读最后一个字节必须NACK连续读多个字节时EEPROM每个字节发送完后等待主机应答。主机如果回了ACKEEPROM会继续发送下一个字节主机如果回NACKEEPROM知道读操作结束释放SDA。所以控制器里要有一个last_byte标志在读最后一个字节的ACK阶段把ack_send置为1拉高SDA表示NACK。这个位置如果处理错你会在仿真里看到EEPROM没完没了地在总线上驱动数据波形乱成一团。5. 完整仿真流程谁在验证谁测试平台怎么搭写完控制器重头戏来了仿真。很多人写I2C控制器卡在仿真上不是因为代码错了而是因为仿真环境不完整。testbench里没有一个行为级EEPROM模型也没法验证页写、随机读这些复杂操作。你需要让testbench模拟一个真实的AT24C64然后让控制器去和它“对话”再用波形证明对话内容是正确的。5.1 Testbench顶层结构控制器、EEPROM模型、总线监视器三件套一个完整的I2C仿真testbench我习惯分三块DUT待测的I2C控制器。EEPROM行为模型用Verilog写一个简化版AT24C64支持器件地址识别、字节读写、页写、内部写周期计时。不需要把EEPROM的每个模拟细节都仿到但I2C时序接口必须真实。总线监视器监控SDA和SCL在每次START、STOP、ACK、字节传输发生时打印信息到终端。这个看起来是辅助功能实际用处巨大可以让你不用盯波形图就能快速定位是哪个阶段出了问题。EEPROM行为模型的核心代码是这样的思路reg [7:0] mem [0:8191]; reg [12:0] addr_ptr; reg [7:0] bit_cnt; reg [7:0] shift_reg; // 检测START条件 always (negedge sda) begin if (scl 1b1) begin // 记录START条件 is_start 1b1; end end // 检测STOP条件 always (posedge sda) begin if (scl 1b1) begin // 记录STOP条件 is_stop 1b1; end end // 在SCL上升沿采样数据 always (posedge scl) begin if (is_start) begin // 收集8位地址字节 shift_reg {shift_reg[6:0], sda}; if (bit_cnt 7) begin // 解析是写命令还是读命令设置内部标志 end end end重点在于模型里要用时钟事件posedge/negedge scl、sda变化来驱动行为而不是用always块里跑循环。I2C仿真是事件驱动的你要让模型“响应”总线变化而不是主动跳变时序。5.2 三种必测场景单字节写读回、页写边界、随机读仿真验证不能只跑一个happy path就收工。我建议至少跑三种场景场景一单字节写读回。往地址0x0200写入0x5A等内部写周期结束再执行随机读验证读回的数据是0x5A。这个场景验证了控制器最基础的单字节写、随机读两条路径以及地址指针设置是否正确。场景二跨页写保护。从地址0x0010开始连续写32个字节。如果你的控制器正确地实施了页边界保护那么第18个字节之后的写入会被打断done_cnt返回17。仿真波形上应该看到STOP条件出现在第18个字节之后而不是第32个字节之后。这个场景直接验证了4.2节说的问题。场景三多字节连续读。先通过页写写入连续8个字节然后从起始地址连续读出8个字节。观察最后一个字节的ACK阶段控制器必须发送NACK波形上看到SDA在第九个时钟周期保持高电平然后紧跟着STOP条件。5.3 仿真波形里怎么“看出”读写正确不看波形就等于没做仿真。几个关键的检查点起始/停止条件起始时SDA先于SCL下降停止时SDA在SCL高电平期间上升。这两个是I2C的“骨架”错一个就是协议级错误。地址字节顺序先看到0xA0再看到地址高8位、低8位。数据手册要求地址高低字节的顺序不能颠倒。仿真波形里可以逐bit看SDA值更高效的是在testbench里写监测代码每次收到完整字节就打印出来。ACK/NACK时序第9个时钟周期SDA应该是低电平ACK或高电平NACK。在仿真器里这个观察点非常清晰SCL第九个上升沿之后的SDA值就是应答值。写入后的延时STOP条件出现之后总线状态应该静默至少5ms直到控制器内部计数器归零。如果STOP之后控制器立刻就发下一个START那EEPROM可能还没完成内部写周期数据就丢了。我把每次传输过程用$display打印出来格式类似[START] 0xA0 ACK [ADDR_H] 0x02 ACK [ADDR_L] 0x00 ACK [WDATA] 0x5A ACK [STOP] Write cycle done. [START] 0xA1 ACK [RDATA] 0x5A NACK [STOP]这一行行信息输出以后你要做的就是把它们和期望值对比。对上了仿真才算通过。5.4 用Icarus Verilog跑命令行仿真这里多说一句工具链。如果你用的是Vivado、Quartus自带的仿真器直接图形界面看波形就行。但如果你想跑命令行仿真Icarus Verilog 是一个轻量选择。它支持大部分Verilog-2001语法I2C控制器这种规模完全没问题。跑仿真的命令大概是iverilog -o tb_i2c tb_at24c64.v i2c_master.v vvp tb_i2c不过Icarus对三态门和pullup的支持不如商业仿真器那么精细如果你在仿真里遇到SDA状态不明显示为x可以先检查一下是不是忘了在testbench里给总线加pullup。还有个细节Icarus的$display输出是立即刷新的调试循环或长时间仿真时信息量会非常大建议有条件地加打印开关只在关键状态打印否则看日志都能看花眼。6. 实测最容易翻车的五个点逐个拆给你看代码写完了、仿真也跑了但真正移植到不同工程或换一片EEPROM的时候下面这五个问题你大概率会遇到。我把它们单独拎出来是希望你在遇到时不用再从零瞎猜。6.1 应答位检测的采样时刻太激进有些代码在发送完8位数据后不做任何延时立刻采样SDA作为ACK。这在仿真里可能没问题因为仿真模型是理想时序但真实芯片的SCL高电平和SDA输出之间是有延时tAAaccess time的主机必须在SCL高电平的稳定期再采SDA。最稳妥的做法是在第9个时钟周期内SCL拉高后等几个系统时钟周期再采样SDA不要和SCL上升沿同步采。我控制器里专门设了一个ACK_SAMPLE状态就是干这个的。这个状态至少占用几个系统周期但换来的是硬件可靠性的提升。6.2 分频系数不整除导致SCL占空比乱跳如果你的分频系数是125但系统中有一个250kHz的时钟那125除不尽SCL的占空比会不稳定。不要小看这点占空比抖动会让从机在边缘时序上产生误判。解决办法是不要用整数计数器硬分频而是把SCL高电平和低电平的时间分别用两个计数器控制先计低电平N个周期再计高电平M个周期。这样可以保证占空比稳定在50%左右。6.3 页写边界的“差一错误”页写边界的判断标准是地址的低5位是否为全1很多初学者会写成低4位或者把“已经写了第32个字节”当成边界。AT24C64是32字节页所以边界判断是addr[4:0] 5b11111。这里我有一个小建议在testbench里用日志把每次写入的地址打印出来连续写32字节后回读逐字节比对差一个地址都能立刻看出来。6.4 重复起始条件被当成普通起始条件处理随机读时重复起始条件和普通起始条件的唯一区别是SDA和SCL原本的状态。普通起始时总线必须高电平空闲重复起始时总线是在通信中从高电平状态拉低SDA。如果控制器代码里不加区分重复起始后EEPROM会认为这是一次新的通信并且因为器件地址方向位变了很容易出现地址识别错误。我在状态机里用start_type标志做了区分同时保证在重复起始条件前SDA先释放到高电平并保持至少一个SCL低电平周期。这个“释放-保持-拉低”的时序我在仿真里验证过很多次是解决随机读不稳定问题的关键。6.5 复位后的总线初始状态控制器上电复位后SDA和SCL都必须是高电平因为I2C总线空闲态就是高。很多代码复位时把SDA和SCL都赋为0这在仿真里可能无人在意但真实总线上挂着其他设备时这个低电平会被误认为起始条件或数据导致从机状态错乱。我的做法是复位时把sc l置1把sda_out置1同时把sda_dir置0释放SDA。仿真里加一个初始一段时间检查如果复位后检测到SDA无端出现下降沿就要怀疑是不是这里没处理干净。7. 最后再分享一点个人经验写这个AT24C64控制器的过程里我最大的体会是**I2C这个协议能不能跑通取决于状态划分能不能跑稳取决于时序细节。**状态划分让你在逻辑上不出错时序细节让你在物理上不出错。两者缺一不可。仿真只能验证前者后者必须靠对示波器波形和硬件手册的反复比对来确认。我自己在调试时习惯先把仿真跑出“绿波”所有检查点通过再上板用逻辑分析仪抓I2C信号跟仿真波形逐一对照。如果上板发现通信不稳定先别怀疑代码逻辑先把上拉电阻、总线电容、电源噪声这些硬件因素排掉再回头看代码里的时序裕量。很多时候仿真通过了但硬件不工作不是代码的逻辑错了而是时序裕量留得不够导致温度、电压稍微一变化就从机就吃不消。另外一个建议**把控制器做成参数化、可配置的。**不要把分频系数、页大小、器件地址这些硬编码在模块内部。这次你用AT24C64下次换AT24C02页大小变16字节了器件地址可能变成0xA0之后的某个不同值如果这些全是参数改配置比改代码快得多。我这次的设计里PAGE_SIZE用localparam定义DEV_ADDR用parameter传入就是为了让这套代码能够在其他EEPROM和传感器上复用。仿真流程也别忘了沉淀。建议把testbench里那套“总线监视器EEPROM模型连续性检查”固化成一个模板以后做任何I2C相关项目都先拿它来打底会帮你省下大量从零搭建的重复劳动。真实工程里的效率提升往往不是靠某个奇技淫巧而是靠这些一次搭好、反复使用的基础设施。