1. Gardner环的基本盘为什么多径会成为它的软肋做基于FPGA的Gardner环性能测试最绕不开的一个场景就是多径。之前第一篇我已经把Gardner环在无多径、纯高斯噪声条件下的收敛特性、环路带宽选择和稳态抖动测过一轮结论是只要SNR不太惨、环路带宽选得合适Gardner环的表现非常稳。但无线信道哪有这么干净多径一进来问题就全变了。这篇东西适合谁看两种人一是刚把Gardner环在FPGA上跑通、想往实际信道环境延伸的二是被多径环境下的定时恢复搞得头疼、想看看别人怎么控制变量的。我会把这次测试的整个思路、平台搭建、实测结果和踩坑过程全写出来你直接照着做就能复现。1.1 定时恢复在接收机里的位置先理清Gardner环是干什么的。在QPSK、16QAM这类单载波接收机里ADC采样时钟和发射端符号时钟很难做到严格同源必然存在频偏和相偏。定时恢复就是让接收机在最佳采样时刻对每个符号取一个样保证送入判决器的点落在眼图张开最大、抗噪声能力最强的地方。Gardner环最大的特点是“非数据辅助”它不需要知道发送端的具体数据也不用导频序列直接利用相邻符号幅度差和中间采样点的相关性就能算出定时误差。这对突发通信、突发转发场景特别友好所以FPGA实现里它的出镜率极高。但“非数据辅助”也是有代价的它对信号波形本身很敏感尤其是过零点附近的信息。一旦多径把过零点的位置“抹平”或者“移位”Gardner环提取误差的能力就会断崖式下降。1.2 Gardner算法的误差提取逻辑Gardner定时误差检测器的数学形式很简洁[ e[n] (y[n-1] - y[n1]) \cdot y[n] ]其中 y[n] 是第 n 个符号的中间采样点即两个符号采样点之间的点y[n-1] 和 y[n1] 是相邻符号的采样点。逻辑很直观如果当前采样点正好落在符号正中间且波形对称那这个误差值平均下来是零如果采样时刻偏早或者偏晚中间点和两端点的相关性就会给出一个非零的误差方向能判断时偏方向。FPGA实现时这个公式可以完全并行化每个符号周期输出一个误差值。误差值经过环路滤波器比例积分结构滤波后去调整NCO数控振荡器的相位NCO再控制插值滤波器从原始采样序列中插出正确的符号点。听起来很完美但这里面藏着一个关键假设信号波形本身满足一定对称性。多径破坏的就是这个对称性。1.3 多径是怎么把过零信息搞坏的多径信道的等效基带模型很简单[ r(t) h(t) * s(t) n(t) ]两径情况下[ h(t) \delta(t) \alpha \delta(t - \tau) ]α 是二次径相对于主径的幅度τ 是时延差。次径叠加在主径上等效于在频域形成了一个梳状滤波响应幅相特性随频率剧烈波动。对定时恢复影响最大的是三种现象码间串扰导致波形展宽原本清晰的过零点被周围符号的次径能量污染过零点变得浅而宽。次径和前导符号发生部分叠加眼图的交叉点不再是一个“点”而是一片区域Gardner误差检测器的S曲线误差均值对时偏的曲线斜率变小。严重时S曲线出现多个零点环可能锁定在错误的零点上那就是假锁。所以你测多径对Gardner环的影响本质上就是在测S曲线在多径下的退化程度。这也是我这次测试的核心目标。2. 测试平台整体设计怎么把多径“可控地”灌进FPGA测多径影响最怕两件事一是多径参数不可控测完说不清楚是时延变化还是幅度变化造成的二是多径注入方式本身引入额外失真把锅甩给Gardner环。我这次的做法是把多径模拟器直接做进FPGA用寄存器延迟线加乘法器实现所有的时延和幅度都通过寄存器配置这样每次测试就只需要改一组数。2.1 发射链路与FPGA实现整个测试平台是基于一块Xilinx Artix-7的板子整体结构分成三段发射机、信道模拟、接收恢复。发射机部分我直接用FPGA产生基带符号没有接外部射频前端。符号率定为 10 Msps每个符号过采样率 2采样时钟 20 MHz。调制方式是 QPSK基带脉冲成型用根升余弦滤波器滚降系数 0.3抽头数 32。之所以选择过采样率2是因为Gardner环要求每个符号最少2个采样点这个配置跟大多数FPGA实现一致。成型滤波器把QPSK符号变成波形之后再往上映射成16位有符号数送到信道模拟部分。这里有个容易被忽略的点测试向量源必须用PRBS而且PRBS的生成多项式要固定。我用的PRBS7周期127原因很简单——短周期会让误码率统计出现假周期性长周期又会拖慢测试时间PRBS7对这种10 Msps的基带测试足够。2.2 可调多径模拟器搭建多径模拟器在FPGA里的实现就是一条可配置延迟的抽头延迟线。主径直接通过次径经过 N 个采样周期的延迟再乘上幅度系数 α最后和主径相加。具体来说22 MHz 采样下一个符号周期 T 对应 2 个采样点。要实现 0.25T 的时延差就需要延迟 0.5 个采样点这个用整数延迟做不了。所以我做了两级处理整数部分用移位寄存器延迟 0、1、2 个采样点对应 0、0.5T、1T 时延。小数部分用线性插值或者二阶Farrow插值把延迟细化到 0.05T 以内。整数延迟用FPGA极其简单一个深度可配置的移位寄存器就完事。小数延迟用Farrow结构多一点四个抽头系数分别是 -1/6、1、1/2、-1/6二阶情况延迟步进由 μ 控制。考虑到这次测试主要想看清楚时延差在 0.1T 到 0.8T 范围的影响我把小数延迟精度定到 0.02T在 20 MHz 采样率下对应 1 ns 量级的步进足够分辨时延差异了。次径幅度 α 我用乘法器实现乘以一个 16 位定点系数。主径归一化为 1.0α 从 0 到 0.7 可调步进 0.05。整个过程全部寄存器配置测试时不需要重新综合只需要通过Vivado的ILA或者串口改配置就行。需要留个心眼多径模拟器做完幅相校准之前测出来的结果根本分不清是算法问题还是模拟器问题。第一次跑的时候我直接把 α 设成 0.5收到的信号频谱整个都是歪的后来才发现是幅相加法时的定点截位出了问题差点误判成Gardner环被多径干崩了。这个后面单独讲。2.3 测试参数和变量控制测试的核心变量就是两个多径时延差 τ 和多径幅度 α。其余参数全部固定。调制方式QPSK滚降系数0.3采样率20 MHz符号率10 Msps2采样/符号信噪比人为叠加高斯白噪声固定 SNR 30 dB环路带宽BLT 0.02归一化到符号率的带宽多径时延差 τ0 / 0.1T / 0.25T / 0.5T / 0.75T多径幅度 α0 / 0.1 / 0.3 / 0.5 / 0.7每组参数组合下我固定跑 200 万个符号统计定时误差收敛曲线、稳态定时抖动、眼图张开度和判决后的误码率。200 万符号在 10 Msps 下是 0.2 秒FPGA内部产生这个数据量完全没压力关键是ILA采样深度要够。我用ILA抓定时误差和NCO相位采样深度设成 65536分多次抓取。注意多径幅度 α 和多径时延差 τ 不是一回事一定要分开测。有些人说“多径变大”可能说的是时延变大也可能说的是衰减变小这两种情况对Gardner环的影响机理完全不同。我这次两个维度都测了后面表格里会分开看。3. 实测结果不同多径大小带来的性能分水岭这一部分直接上实测数据。我不放完整截图用文字和表格把关键趋势描述清楚你复现时拿自己的数据对照一下只要是同数量级的说明测试环境没问题。3.1 定时误差收敛过程对比先看固定 α0.5 时不同时延差下定时误差的收敛曲线。无多径时α0定时误差从启动到收敛到 ±0.01 UI 以内约需要 8000 个符号稳态抖动峰峰值大约是 0.004 UI这是Gardner环的乐观工况。τ0.1T 的时候变化还不大。收敛时间略微增至 12000 符号稳态抖动仍然是 0.005 UI 左右。这说明短路时延差情况下ISI 造成的过零模糊还在Gardner环可以吸收的范围内。τ0.25T 出现了明显的分界点。定时误差曲线不再是一条平滑收敛的线而是有规律地上下起伏周期大约几十个符号。稳态抖动的峰峰值从 0.005 UI 跳到了 0.015 UI。这个现象我一开始以为是环路带宽不够后来把环路滤波器去掉、直接用误差序列做频谱分析才发现这不是噪声而是多径产生的周期性误差分量在驱动环路振荡。τ0.5T 是另一个明显的恶化节点。误差收敛之后开始出现周期 2 个符号的振荡峰峰值到了 0.03 UI 以上眼图已经能肉眼看见交叉点变粗。此时虽然还没有大量误码但时序裕量已经被吃掉一大块。τ0.75T 时收敛行为彻底变了。定时误差在启动阶段出现了大约 6000 符号的“平顶”误差保持在 -0.2 UI 附近不下滑之后才缓慢归位。像是环被一个错误的平衡点暂时吸住过了一段时间才挣脱出来。稳态抖动也到了 0.04 UI 级别。再看固定 τ0.25T 时α 对收敛的影响α0.1行为几乎和无多径一样收敛时间 11000 符号稳态抖动 0.006 UI。α0.3误差曲线出现轻微波动收敛时间 15000 符号稳态抖动 0.010 UI。α0.5分水岭上面已经说过稳态抖动 0.015 UI。α0.7定时误差开始出现类似周期滑动的高频振荡稳态抖动 0.025 UI。结论非常清楚小多径幅度α0.3和短时延τ0.1T下Gardner环的鲁棒性非常好完全不需要额外处理但 α0.5 或者 τ0.25T 时环路的稳态表现已经明显劣化。这两个阈值可以作为你设计多径处理策略的第一把尺子。3.2 眼图质量与EVM变化定时恢复之后我在FPGA内部把恢复的符号采样点重新组织成眼图数据用软核统计眼图张开度和EVM。无多径时眼图张开度垂直方向大约 92%EVM 约 5.3%。这个底数主要由SNR30dB的噪声决定信道本身不引入额外损伤。α0.5、τ0.25T 时眼图张开度降到 78%EVM 升到 9.5%。注意这时候误码率还没崩但高阶调制的话比如16QAM这个EVM已经接近误码拐点了。τ0.5T、α0.5 的时候眼图张开度只剩 65%EVM 跳到 16.8%。从眼图上看交叉点明显变厚上眼睑和下眼睑之间的“干净区”被压缩得很厉害。最明显的还是 τ0.75T 那一组眼图睁开度只有 52%EVM 接近 30%。这种情况下如果把SNR降到20dB误码率会立刻跳到10的负3次方量级算是接近Gardner环的可用极限了。所以做工程时不要只看误码率。误码率是最终结果但EVM更能反映定时恢复的质量。定时误差抖动和EVM之间近似是线性放大关系我实测下来稳态抖动每增加 0.01 UIEVM大约增加 4 到 6 个百分点这个数据在多径场景下也能用。3.3 量化指标汇总把各组合的稳态抖动和EVM整理成表格便于对照。多径时延差 τ多径幅度 α稳态定时抖动UIEVM%注释000.0045.3基准曲线0.1T0.50.0066.1影响很小0.25T0.30.0107.8轻微波动0.25T0.50.0159.5稳态性能分水岭0.5T0.50.03016.8明显振荡0.75T0.50.04028.9接近可用极限0.25T0.70.02514.2幅度增大影响显著0.5T0.70.03522.0双参数恶化叠加再强调一下这个表是 SNR30dB、BLT0.02 下的结果。环路带宽改大一倍稳态抖动会变大但收敛会变快改小一倍趋势相反。所以表格的绝对值意义有限趋势关系才是核心。4. 调试踩坑与经验把这次测试过程中踩过的坑都交代了这部分才是真正值钱的地方。测多径对Gardner环的影响踩坑概率比测信噪比场景高得多。我把印象最深的几个问题写出来你复现时能省不少时间。4.1 假锁和“半符号”滑动的坑在 τ0.5T、α0.5 附近我蹲了好几次都发现定时误差曲线收敛后停在 -0.5 UI 而不是 0。一开始以为自己环路滤波器的初始值有错查了半天无果。后来把误差检测器的输入波形拉出来看发现发送端的成型滤波器产生了负幅度的脉冲加上多径叠加导致错误采样点附近也能形成“局部相关的平衡点”Gardner环就直接锁到半符号偏移上去了。这个现象的发现过程很曲折最后还是靠固定住NCO相位、手动调整插值 μ把整个误差曲面扫了一遍才确定这不是环路BUG而是多径导致的S曲线多零点。处理方式上不要指望Gardner环自己就能挣脱假锁点。工程上要么加一个外部眼图张开度检测器做辅助判定要么分两步走先做粗同步获取频偏/时偏初值再让Gardner环进入收敛。4.2 环路带宽怎么调才能兼顾多径场景环路带宽是Gardner环最核心的取舍参数。我第一轮用 BLT0.01无多径时表现很好稳态抖动 0.003 UI但加入 τ0.5T 多径之后抖动直接到 0.05 UI收敛也慢一度以为环被多径彻底废了。后来查文献和重新分析误差谱发现问题不在环路本身而是窄环路把低频率的多径干扰当成真实定时偏差去跟踪了。Gardner环的误差序列里既有随机噪声也有与信道相关的确定性扰动环路带宽太窄时分不清噪声和扰动带宽太宽又会引入过量噪声。我的经验值多径环境下 BLT 取 0.02 到 0.04 是平衡点。具体测试时要扫一遍 BLT0.01/0.02/0.04/0.08看稳态抖动和收敛时间两者之和最小的地方。这里没有绝对最优只有针对你的调制方式和多径参数的工程折中。4.3 多径模拟器自身的校准问题这个坑必须单独拿出来讲。FPGA里的多径模拟器加法器和乘法器之间只要截位保管不好就会引入几 dB 的额外幅度失真。我第一次测试时把 α0.5 的信号以浮点模型算得的理论频谱对比FPGA输出发现次径幅度实际只有 0.45等于设计的 90%源头就是截位把低幅度次径的有效位吃掉了。这个问题的排查手段很简单用FPGA里固定的正弦测试音做单音激励然后分别抓主径和次径的幅度算实际 α 和设定值的误差。做不到 1% 以内的话后面的所有测试都别信。我最终在加法器之前把主径和次径都扩到 20 bit 计算输出再截回 16 bit幅度误差才压到 0.5% 以内。另外多径模拟器前的信号不能直接用成型滤波器的输出最好加一个数字上变频或者至少做一个频谱搬移/抽取否则 DC 附近的杂散会被最大限度放大干扰观测。我测试时是在基带直接加多径杂散倒是可控但如果是比较宽的信号最好上变频到中频再做多径避免 DC 偏置。4.4 实测的几个测试陷阱第一数据统计长度不能太短。定时误差是随机过程你不统计到 50 万符号以上抖动和EVM的波动很难看准。我在测试初期只用 10 万符号统计结果同一组参数测两次抖动差了 3 倍完全没参考价值。第二用ILA抓内部信号时抓取触发条件必须统一。我是用同步头触发每次固定抓取从收敛启动开始的信号。如果不固定触发帧头定时误差的初始相位不同测出的曲线会错位看起来很乱。第三关于误码率的统计多径场景下建议同时统计相邻符号联合误码率即“双比特错误”因为定时抖动大的时候错误往往是成对出现的。这一点对于判断是多径ISI还是定时恢复失锁非常有用。5. 几点体会与后续可以接着做的方向这次测完最直接的体会Gardner环对多径的容忍度不是一个大而化之的结论而是可以被 α 和 τ 两个参数直角坐标系画出来的。你拿着一张α-τ的二维性能图去聊系统指标比单说“多径会恶化性能”有价值得多。后续如果接着做我觉得有两个方向值得继续深挖一是加入自适应环路带宽控制。既然多径会产生明显的低频周期性误差分量那么用误差谱的能量分布去动态调整环路带宽理论上能在多径场景下把抖动再压下去不少。我在FPGA里已经跑了概念验证误差谱的FFT统计大约需要2048点资源占用不高控制逻辑也就是个阈值比较加查表但收益确实存在。二是多径时延和锁相环的联合观察。Gardner环在宽带多径下的退化本质上和载波相位估计是耦合的只测单独一个环路的做法还是有局限。下一轮我可以把Costas环和Gardner环联合起来看组合环在择优信道下的整体收敛性能。再补充一个小技巧收尾复现这事的时候记得在FPGA里预留两个旁路观测点一个是成型滤波器输出一个是多径模拟器输出。这两个信号不经过定时恢复直接用ILA或端口引出用于离线校准。很多人把平台搭完才发现没法单独验证信道模拟部分只能整个链路黑盒测试出了问题根本没法定位。我这次就是因为一开始留了这两个观测点才在第4.3节那个幅度失真的排查上少走了好几天的弯路。