片上网络(NoC)与Chiplet互连测试技术一、NoC与Chiplet互连测试概述随着先进工艺节点迈入5nm、3nm甚至更激进的世代，单颗SoC的逻辑门数已突破千亿量级，CPU、GPU、AI加速器、HBM控制器、SerDes PHY等上百个IP核被集成在同一颗硅片上。传统的总线互连架构（如AMBA AXI多总线、交叉开关Crossbar）在核间通信带宽、扩展性、功耗与物理实现上全面触及瓶颈：一条64位AXI总线在1GHz频率下理论峰值带宽仅8GB/s，无法支撑AI训练中动辄数TB/s的张量数据搬运；交叉开关的面积与端口数呈平方关系增长，16端口的Crossbar面积已是8端口的4倍以上，且布线拥堵、IR-drop严重。片上网络（Network-on-Chip, NoC）作为新一代片上互连范式应运而生，它借鉴计算机网络的路由器-链路分组交换思想，将IP核作为网络节点挂载到由路由器（Router）和链路（Link）构成的拓扑结构上，通过 packets/cycles 的细粒度流控与多路复用，实现了理论上无上限的可扩展带宽与并行性。典型NoC实例包括Arteris FlexNoC/ToolNoC、Synopsys DesignWare NoC IP、Sonics MX等，它们已广泛应用于NVIDIA GPU、Tesla FSD、Apple M系列、海思鲲鹏/昇腾等大规模SoC中。与此同时，随着摩尔定律趋缓、先进工艺制造成本指数级攀升，业界开始转向基于Chiplet（小芯粒）的异构集成路线：将原本单一大SoC拆分为多个功能Die（计算Die、IO Die、缓存Die、HBM等），通过2.5D中介层（Interpos