前阵子在调一颗用于流水线ADC前端采样保持的运放0.18µm工艺、1.8V供电。第一版图省事用了套筒式共源共栅直流增益是够的但输入共模范围和输出摆幅都很别扭跟后级开关电容电路一接口就开始打架。后来换成折叠式共源共栅放大器Folded Cascode OTA配合Cadence Virtuoso把电路从原理图一路推到版图后仿才算把这个问题彻底理顺。这篇文章就把这套“手把手”流程完整写出来指标怎么定、手算怎么算、Virtuoso里怎么搭、DC/AC怎么调、版图怎么画、后仿怎么救。适合已经会Virtuoso基本操作、正准备设计OTA的工程师和研究生参考。我用的工艺是0.18µm CMOS供电1.8V但这套流程换个工艺和指标同样能跑。1. 为什么选折叠式共源共栅拓扑权衡与指标预算1.1 套筒式和折叠式本质差在哪套筒式共源共栅telescopic cascode是所有共源共栅管按上下方向堆叠电源到地之间可能堆了三四个管子。它的优点很直接工作电流小、没有多余的折叠点、寄生极点少所以在同样功耗下增益和带宽都很能打。但代价也恰恰出在堆叠上输出摆幅被多层VDS占用压缩得很严重。在1.8V供电、阈值电压大约0.5V的0.18µm工艺里套筒式运放输出能用的线性范围往往只有0.5V左右输入共模范围也窄。折叠式共源共栅的思路是把输入差分对“折”到负载的另一侧输入管不再和负载管直接堆在一起而是通过一个折叠节点把信号电流转进共源共栅负载。这样输出节点对地只叠两级管子输出摆幅立刻宽了不少。同时输入管的直流工作点可以单独设计输入共模也灵活得多。代价是折叠点需要额外一路电流源供电功耗会贵一些而且折叠点本身会贡献一个非主极点版图阶段稍不注意就可能把相位裕度拖垮。1.2 本文的目标指标和工艺约束这颗OTA是给后端采样保持电路用的所以我按差分输出、容性负载来定指标设计指标目标值工艺/供电0.18µm CMOSVDD1.8V直流增益≥65dB希望70dB左右单位增益带宽GBW≥100MHz CL2pF相位裕度≥60°输出共模0.9V输入共模0.65V左右功耗≤1.5mW这里输入共模取0.65V是因为我下面用的是PMOS输入对。PMOS输入对的特点是输入共模可以比较低正好覆盖0.65V这个点。如果你手里项目的输入共模是0.9V可以考虑NMOS输入对整体设计流程是一样的只是电流流向和偏置极性翻转一下。2. 手算先行偏置电流、W/L和增益的前期预估2.1 从GBW反推输入管跨导对单级OTA来说输出极点是主极点单位增益带宽可以直接写成GBW gm1 / (2π·CL)代入目标GBW100MHz、CL2pFgm1 2π × 100MHz × 2pF ≈ 1.26mA/V这是整个手算的起点。后面所有尺寸都用这个gm1反推。注意这个公式只对“单极点主导”的单级OTA成立折叠式共源共栅恰好就是这类结构折叠点即使有一个非主极点一般也设计在GBW的3倍以上不会干扰这个近似。2.2 电流预算和折叠点电流分配折叠式共源共栅的电流分配是初学者最容易搞混的地方。以PMOS输入对、NMOS共源共栅负载为例每个折叠节点上有三股电流汇合输入管M1/M2从上方灌入的电流共源共栅管M3/M4从输出端拉向折叠点的电流NMOS电流源M5/M6从折叠点拉向地的电流KCL关系是I_M5 I_M1 I_M3我先定尾电流为300µA那么每边输入管电流就是150µA。折叠点电流源M5/M6取250µA这样共源共栅管M3/M4的实际直流电流是250µA-150µA100µA。总电流核算Mtail尾电流源300µAM5250µAM6250µA合计800µA功耗1.8V×800µA1.44mW正好落在1.5mW预算内2.3 W/L初步计算和增益预估手算时我用的工艺常数是µnCox≈350µA/V²µpCox≈100µA/V²VTHN≈0.5VVTHP≈-0.5V。不同foundry的PDK会有偏差所以手算尺寸只能当初始起点。输入管M1/M2PMOSID150µAgm1.26mA/V过驱动电压取Vov2·ID/gm≈0.238V。PMOS迁移率低所以管子面积大W/L 2·ID / (µpCox·Vov²) 2×150µ / (100µ×0.238²) ≈ 53取54L取0.36µmW取20µm。尾电流源MtailPMOSID300µA这里不需要高gm取Vov0.4V来省面积W/L37.5取40L0.5µmW20µm。折叠点电流源M5/M6NMOSID250µA取Vov0.25VW/L≈23取24L0.5µmW12µm。共源共栅管M3/M4NMOSID100µA取Vov0.25VW/L≈9.1取10L0.5µmW5µm。管子尺寸汇总器件类型电流W/LW(µm)L(µm)M1/M2PMOS差分输入150µA54200.36MtailPMOS尾电流源300µA40200.5M5/M6NMOS折叠点电流源250µA24120.5M3/M4NMOS共源共栅100µA1050.5增益预估输出阻抗主要取决于共源共栅负载的cascode阻抗大致是 gm3·ro3·(ro1∥ro5)。按经验估算ro1约50kΩ、ro5约50kΩ、gm3约0.84mS、ro3约125kΩ得到Rout≈2.4MΩ所以A0≈gm1·Rout≈1.26mA/V×2.4MΩ≈3000也就是69dB左右。手算落在目标范围接下来进入仿真验证。手算到这里就够用了。我的经验是手算只能定起点千万不要花太多时间想把所有二阶效应都算进去PDK仿真会告诉你真实答案然后针对性微调就好。3. Virtuoso环境准备与原理图搭建3.1 建库、选PDK和Cellview打开Cadence Virtuoso后先在Library Manager里建一个自己的库。操作路径File → New → Library库名取FoldedCascode_Lib创建时选择“Attach to existing technology library”挂到foundry提供的0.18µm PDK工艺库上。如果PDK已经装好这一步一般会自动带出正确的techfile。接着新建CellFile → New → CellviewLibrary选FoldedCascode_LibCell名写OTA_FCView Name选schematicTool选Virtuoso Schematic Editor L。建好之后就可以开始画原理图了。3.2 搭OTA单元的原理图在schematic编辑器里按i键打开Library Browser添加器件。晶体管可以用PDK自带的pch/nch也可以用analogLib里的pmos4/nmos4配上PDK的model name。我习惯直接在PDK里取管子省得后面LVS还要处理model名不一致的问题。按下面的顺序连Mtail源极接VDD栅极接net vbp_tail漏极接net S。M1/M2两个PMOS输入管源极都接net S。M1栅极接vinp漏极接net XM2栅极接vinn漏极接net Y。M5/M6两个NMOS电流源漏极分别接net X和net Y源极接地栅极都接net vbn_cm。M3/M4两个NMOS共源共栅管源极分别接net X和net Y漏极分别接outn和outp栅极都接net vbn_cas。M1和M2的W/L比较大设置时可以直接填W20µ、L0.36µ也可以拆成多个finger。我个人的习惯是在原理图阶段先用单一实例、总面积不变等后期优化版图匹配时再拆finger。器件放完用p放pin把vinp、vinn、outp、outn、vbp_tail、vbn_cm、vbn_cas这几个端口标出去。连线用w打label用l注意net名字不要拼错。连完检查一遍后生成symbolDesign → Create Cellview → From Cellview工具会自动生成一个方块symbol。生成后可以在symbol编辑器里把引脚重新排布一下方便测试台连接。3.3 测试台搭建输入激励、偏置和理想CMFB全差分运放有个绕不开的问题输出共模点是高阻节点没有反馈钳位的话DC工作点仿真会飘。真实芯片里需要共模反馈电路CMFB但在调核心OTA阶段我习惯先用两个100MΩ电阻把输出共模拉到0.9V做理想CMFB。100MΩ对AC是近似开路不会影响增益和带宽又能稳定DC工作点。先把放大器核心指标调好再补真实CMFB电路。这一步很多新手栽过跟头直接开环跑DC输出莫名其妙跑到电源轨上然后怀疑电路画错了。新建一个OTA_TB测试台放上OTA_FC symbol然后添加以下激励VDDvdcDC1.8V输入共模两个vdc分别接vinp和vinnDC都设为0.65VAC激励vinp的AC magnitude0.5V、phase0vinn的AC magnitude0.5V、phase180形成差分AC输入偏置电压vbp_tail初值给0.9Vvbn_cm给0.8Vvbn_cas给1.0V理想CMFB电阻两个res100MΩ一端分别接outp和outn另一端接0.9V的vcm源为什么要用理想偏置电压源而不是自己先画一个偏置电路因为新手阶段还不知道这个拓扑每一路正确的栅压是多少。先用手调电压源把工作点找对之后再做一个电流镜偏置网络替换进去这是比较稳的顺序。4. DC工作点仿真把纸面设计落到实际电路4.1 跑DC和查看工作点的正确姿势在ADE L里配置仿真Launch → ADE L在ADE L窗口里确认simulator是spectre然后Setup → Model Libraries把PDK提供的仿真模型文件加进去比如xx018.scs或类似的.lib文件。不同PDK路径不一样但原理都一样。分析设置Analyses → Choose选dc开启保存所有器件工作点信息。跑完仿真后用Results → Direct Plot → DC Operating Point再鼠标点原理图里的管子就能看到每个管子的ID、VGS、VDS、region等信息。4.2 第一轮仿真常见的结果和修法我拿这个电路第一次跑DC时几乎不会刚好落在手算值上这是正常的。常见问题无非几类问题1尾电流不是300µA。PMOS电流源的VGS受VTH影响很大手算给的vbp_tail0.9V只是猜测值。直接把vbp_tail扫描一下看Mtail的漏电流扫到300µA时对应多少V再把vdc设为这个值。用DC扫描比手动猜效率高很多。问题2折叠点电流偏了。M5/M6是NMOS电流源IDEAL上由vbn_cm控制。先检查M5的电流太低了就稍微抬vbn_cm太高了就降一点。因为M5/M6和M3/M4在同一串里调M5电流会直接影响M3/M4电流建议以KCL关系I_M5I_M1I_M3为基准来核对。问题3管子不在饱和区。检查每个管的regionspectre里region2代表饱和。最常见的异常是输出共模0.9V时M3/M4的VDS太小导致M3/M4进入线性区。输出低点约等于折叠点电压共源共栅管Vov折叠点电压又取决于M5的Vov如果M5/M6的Vov设计得太大输出摆幅下边界就会抬得过高。解决办法是减小M5/M6的Vov加大W/L或者把输出共模往上抬一点。4.3 校准后的DC检查清单调完偏置之后我每次都会过一遍这个清单Mtail电流≈300µAM1/M2电流≈150µAM5/M6电流≈250µAM3/M4电流≈100µA所有管子regionsaturation输出共模0.9V由100MΩ理想CMFB钳位输入共模0.65V时M1/M2的VSD有足够余量这一步做完相当于把纸面设计在仿真器里“落地”了。后面AC的一切调优都是在这个稳定工作点基础上进行的。5. AC与稳定性仿真核心指标的调优路径5.1 AC仿真设置和读数ADE L里加AC分析Analyses → Choose → ac频率范围设1Hz到1GHz每decade取10个点。瞬态可以不跑先专注AC。仿真完成后在Direct Plot里选voltage然后点原理图里的outp和outn选择求差得到差分增益曲线。也可以用Calculator输入VF(/outp)-VF(/outn)看。读数有几个关键点低频增益曲线低频平台值0dB交越频率增益降到0dB时的频率就是GBW相位裕度0dB交越频率处相位曲线自然对应的相位减去-180°如果低频增益在65dB以上、GBW在100MHz附近、相位裕度在60°以上核心指标就基本过关了。但一次跑下来往往不会这么顺利。5.2 增益不够、带宽不够时的调整方向低频增益偏低最常见原因是输出阻抗不够高。检查M3/M4/M5/M6的L是不是用了0.5µm如果用的是0.36µmro会明显偏低。还有一个隐蔽原因共源共栅管M3/M4电流只有100µAgm3偏小cascode阻抗上不去。可以适当把M5/M6电流调大比如把I_M5从250µA调到300µA这样I_M3150µAgm3提升增益会明显改善。代价是功耗增加需要重新平衡预算。GBW偏低提升输入管gm1是最直接的办法。增大M1/M2的W/L或者把尾电流300µA往上抬一点。增大尾电流会让输入管电流变大两者同时作用GBW提升很明显但功耗也涨。另一种变通是把输入管L从0.36µm降到0.18µmgm会涨但ro会降对增益不利要谨慎。现象可能原因处理方向低频增益偏低M3/M4的gm3不够或L偏小增大M3/M4 W/L或工作电流增大LGBW偏低输入管gm1不够增大M1/M2 W/L或加大尾电流功耗超标总电流过大重新分配折叠点电流减小M5/M6低频增益高但GBW上不去非主极点干扰检查折叠点寄生优化layout5.3 相位裕度为什么会掉怎么补折叠式共源共栅的相位裕度问题基本都出在折叠节点上。折叠点对地等效电容CX包括输入管漏极电容、电流源漏极电容、共源共栅管源极电容这个节点对应的非主极点大致是pX ≈ gm3 / (2π·CX)如果这个极点离GBW太近相位裕度就会掉。比如gm30.84mS、CX0.5pF时pX只有267MHz而GBW目标是100MHz0dB交越附近已经能感受到第二个极点的相位拖累。补救思路有两条一是提高gm3也就是增大M3/M4的W/L或工作电流二是减小CX这主要是版图的活比如把M1/M2和M3/M4的漏区面积尽量做小、多用高层金属走线避开衬底寄生。如果仿真里PM只差几度优先改gm3见效最快。5.4 用stb测环路增益做最终确认开环AC能看趋势但真正闭环应用时相位裕度应该是环路增益的相位裕度。如果后面要接反馈网络建议用ADE的stb分析在反馈环路里插入一个iprobe测环路增益T(s)和相位裕度。单位增益反馈结构下环路增益就等于开环A(s)所以可以闭环定完DC工作点后直接跑stb。全差分结构的stb探针放置比单端麻烦一些我个人的习惯是先开环差模AC初判再在真实闭环结构里跑闭环AC做最终确认。6. 版图实战0.18µm工艺下的布局与连线6.1 动手前的布局规划版图不是把原理图网表“翻译”一遍就完事而是在画之前先想清楚电流怎么流、谁和谁要匹配、哪些节点怕寄生。打开Virtuoso Layout XL从schematic Generate Layout也可以手动建空layout再一步步画。布局方向我推荐从上到下按电流方向排顶部放PMOS尾电流源Mtail中间放PMOS差分输入对M1/M2下面放折叠节点的NMOS电流源M5/M6和共源共栅管M3/M4输出outp/outn从两侧引出去。这样电源到地的电流走向和layout结构一致容易被看懂后续查问题也方便。6.2 差分对和电流镜的匹配处理M1/M2作为差分输入对匹配优先级最高。20µm/0.36µm的PMOS不能直接画成两大块要拆成多指结构比如8个finger、每个宽度2.5µm然后把两个管子的finger交错排列成common-centroid。最外层再加dummy poly保证刻蚀环境下每个活性finger的周围环境一致。这里偷懒的话输入失调电压和偶次失真都会变差后期调都调不回来。M5/M6电流镜和M3/M4共源共栅管也要尽量靠近、方向一致。M3/M4虽然是共栅管但左右两路如果不对称输出差分平衡会受影响。所有需要匹配的管子周围我习惯统一加一圈dummy器件。衬底和阱接触容易漏但漏了基本就会出latch-up或衬底噪声问题。PMOS周围放N-well ring接VDDNMOS周围放P-sub guard ring接GND。这不是可选项0.18µm工艺下数字噪声通过衬底耦进模拟部分的教训太多了。6.3 布线、电源地和DRC/LVS布线时输出节点outp/outn是高阻节点线尽量短走高层金属M3以上避免贴着衬底或电源线走太长。折叠节点X/Y也是敏感节点它的寄生电容直接影响非主极点位置同样要控制面积。电源和地网络用足够宽的Metal1铺开多打via。DRC用PDK自带的Calibre规则跑。常见错误不外乎缺N-well contact或bulk contact金属间距/宽度不够poly和active的间距违例guard ring没闭合逐个改完再跑LVS。LVS重点看器件的W/L是否和schematic一致、pin的label是否对应、有没有把两个不同net短路到一起。LVS通过后版图阶段才算基本完成。7. 寄生提取与后仿前仿很香后仿很慌7.1 PEX参数设置要点版图完成后用Calibre xact做寄生提取。在Virtuoso里调出PEX菜单Calibre → Run PEX提取类型选RCCC输出spectre格式的extracted view。做AC和后仿一般不需要L电感重点是电容和电阻。提取完成后OTA_FC这个cell下的view里会多出一个extracted view测试台不用改直接在ADE里把cellview替换成extracted就能跑后仿。7.2 后仿结果分析和典型修复我做这颗OTA前后仿对比大概是这个状态指标前仿后仿直流增益69dB64dBGBW101MHz84MHz相位裕度65°58°后仿GBW掉了将近20%相位裕度也掉到60°以下。这个结果在0.18µm工艺下很典型。问题主要出在输出节点连线给负载额外贡献了寄生电容折叠点X/Y的寄生电容吃掉了带宽同时把非主极点往下推相位裕度跟着受罪。修复手段从两个层面做器件层面把M3/M4的gm3加大一点补回折叠点极点位置版图层面把折叠点相关管子的漏区面积缩小、把高阻节点走线改短。改完再提一次PEX直到后仿GBW回到90MHz以上、PM回到60°以上。7.3 给新手的三条避坑建议第一条guard ring和衬底接触一定不要省。第一次画版图时我以为多画guard ring浪费面积结果后仿噪声差了不是一星半点后来老老实实补回去。第二条差分匹配的dummy一定不要省。输入对不做dummy失调电压和CMPcommon-mode rejection都会在仿真中以“看起来能忍”的方式通过但流片回来数据会教做人。第三条后仿阶段至少跑一次tt、ss、ff三个corner再加±10%的电源电压和-40°C到125°C的温度扫描。不要只看一次后仿结果就封版。我在实际做这类放大器的过程中最深的体会是先把偏置调稳再谈性能。很多人花大量时间在AC上试参数结果偏置电流根本不对所有指标都在互相牵制怎么调都调不到点上。还有一点别嫌PMOS输入对面积大匹配和噪声性能值得这些面积。希望这篇文章把从手算、Cadence Virtuoso原理图、DC/AC仿真到版图后仿的这一串路径写清楚能让你少走几趟弯路。