做FPGA信号处理的朋友一定遇到过这种怪现象明明在仿真里算得好好的换到板卡上信号经过几级DSP之后要么底噪莫名抬高要么波形停在一个不该有的直流电平上要么干脆跑到边界然后像翻书本一样一路翻转。这三个问题十有八九都出在“量化”这三个字上——更准确地说是量化里的三个小动作舍入Rounding、抖动Dither、饱和Saturation。我自己最早做高速ADC采样链路时就在这上面摔过跟头后来把这三件事当成一个整体来设计单靠它们就能解决大部分定点运算带来的诡异现象。这篇文章就把这三个点的原理、FPGA实现和实测心得一次性讲清楚无论你是刚入门fpga开发还是已经在做图像处理、软件无线电、电机控制这类强实时应用都能直接拿去用。1. 量化不是“砍位”这么简单先把问题拆开1.1 定点数世界的三条裂缝ADC把模拟信号采样成数字后FPGA内部几乎都是定点数运算。定点数说白了就是“用固定比特数表示一定范围的小数”比如12位ADC出来的是无符号整数经过滤波后变成Q格式的有符号数。当你把一个24位信号截成16位或者把一个64位累加结果截成32位时就发生了量化。很多新手觉得量化就是“把后面的位扔掉”其实没那么简单。扔位的方式不同会产生完全不同的误差特征。我总结下来定点数世界里有三条裂缝截位偏置直接截断truncation会让小数的尾巴一律朝负无穷方向丢掉统计上看平均误差不是0而是-0.5 LSB最低有效位。这个偏置单独看不大但如果一级级截位偏置会累积在输出频谱上表现为一个明显的直流分量。溢出环绕二进制补码加法在结果超过位宽上限时会按照模运算规则“转一圈”回来。正数溢出变成负数负数溢出变成正数信号瞬间从最大值跳到最小值这在音频、控制、通信里都是灾难。小信号失真当输入信号幅度小于半LSB时量化后的输出可能长时间不变化听起来像“死掉”或者在一个固定值附近振荡形成极限环limit cycle。这三条裂缝分别对应着Saturation、Rounding和Dither的用武之地。1.2 舍入、抖动、饱和的职责边界我见过不少同事喜欢把这三个词混着用比如“你把这个信号饱和一下”结果是想做舍入“再加上抖动”又以为是随便加个噪声。其实它们解决的问题完全不同应该分开设计、再组合使用。处理手段解决的核心问题典型代价什么时候必须上Rounding舍入截位产生的直流偏置和失真增加加法器和判断逻辑时序上可能成为关键路径多级级联滤波、FFT、图像处理中每一级精度控制Dither抖动小信号死区、极限环、量化噪声被“锁定”成特定频率抬高本底噪声降低一点信噪比音频DAC、高精度低速测量、需要无杂散响应的链路Saturation饱和溢出环绕带来的大幅值错误增加比较器非线性处理会损失信息任何不允许wrap-around的反馈控制、音频、通信星座映射这三者不是互相替代的关系。舍入保证“精度尽量准”抖动保证“误差尽量白噪声化”饱和保证“数值不越界”。在一条完整链路里三个往往都要上只是上的位置不同。通常的黄金组合是内部扩展位宽做高精度累加输出前先舍入到目标位宽再对最终范围做饱和必要时在舍入前加入抖动。2. 舍入Rounding实现从截断到无偏舍入2.1 为什么截断会带来“系统偏置”先看最省资源的做法直接截断低N位。假设输入是4位小数输出取整那么1.7会变成1-1.7会变成-2。因为总是把小数丢掉平均值必然偏向负方向。对于无符号数截断就是floor平均误差-0.5 LSB对于补码有符号数算术右移对负数也是向下取整同样存在-0.5 LSB的偏差。这个偏差单独看着不大但在多级处理里会叠加。比如一个三级CIC滤波器每级截位都引入-0.5 LSB偏置最终直流分量可能放大到几个LSB级别。如果用DAC输出就会在零输入时看到不归零的直流电压如果用FFT做频谱分析频谱最左边会立起一根不该有的谱线。所以舍入的作用本质上是“把误差的均值拉回0附近”。最简单的舍入是四舍五入在丢弃低位之前加上半个LSB然后截断。这样小数部分大于等于0.5的会进位小于0.5的会被抵消统计上误差均值约等于0。不过注意二进制的“四舍五入”在正好0.5时只能无条件向上进位这在统计上仍然有一个均匀分布的“半值偏置”虽然比截断好很多但还不够完美。2.2 四种舍入模式的FPGA硬件开销对比实际工程里常见的舍入模式有以下四种舍入模式实现方式逻辑开销适用场景截断直接丢弃低N位0对误差无要求的高速链路或者后面还有高精度处理四舍五入加偏置截断加0.5 LSB后截断一个N位加法器大多数通用定点处理性价比最高就近舍入半值向正无穷加0.5 LSB后对有符号数算术右移同上补码处理常用实现简单银行家舍入Round Half Even判断半值处保留位是奇数还是偶数奇数进一偶数丢弃加法器比较器奇偶判断需要真正无偏统计的计量、数据统计、长期累加场景我需要特别说一下“四舍五入”在补码里的坑。如果是无符号数加0.5后右移N位就是标准的round-half-up。但如果是有符号补码直接加0.5再算术右移对于正数是在0.5时进位对于负数则是在-0.5时向正方向舍入比如-1.5变成-1这实际是“半值向正无穷舍入”不是工程上常说的“远离零舍入”。如果你的目标是对称的round-half-away-from-zero需要额外对负数做补偿。这个细节很多教材都不会写但当你做某个滤波器系数对称的模块时非对称舍入会在输出中留下可测量的二次谐波。2.3 用Verilog写一个可配置的舍入模块下面给一个我常用的可配置舍入模块核心代码支持截断、四舍五入、半值向正无穷三种模式。位宽参数自己改逻辑非常直白module round_quant #( parameter IN_WIDTH 24, parameter OUT_WIDTH 16, parameter FRAC_BITS 8 )( input wire clk, input wire rst_n, input wire [1:0] mode, // 2b00 trunc, 2b01 half-up, 2b10 half-toward-pos input wire signed [IN_WIDTH-1:0] din, output reg signed [OUT_WIDTH-1:0] dout ); localparam TRUNC 2b00; localparam ROUND_HALF_UP 2b01; localparam ROUND_HALF_POS 2b10; reg signed [IN_WIDTH:0] sum; // 多1位防止加偏置溢出 always (posedge clk or negedge rst_n) begin if (!rst_n) begin dout {OUT_WIDTH{1b0}}; end else begin case (mode) TRUNC: begin dout din[IN_WIDTH-1 -: OUT_WIDTH]; end ROUND_HALF_UP: begin sum din (1 (FRAC_BITS-1)); dout sum[IN_WIDTH-1 -: OUT_WIDTH]; end ROUND_HALF_POS: begin sum din (1 (FRAC_BITS-1)); dout sum FRAC_BITS; end default: begin dout din[IN_WIDTH-1 -: OUT_WIDTH]; end endcase end end endmodule注意ROUND_HALF_POS分支里用了带符号的算术右移这样对于补码负数截断后的结果仍然保持“向负无穷取整”的数学含义配合加0.5偏置就是向正无穷方向的就近舍入。而ROUND_HALF_UP分支里直接取高位相当于去掉低FRAC_BITS位对正负数都不会改变符号位但本质是“先无符号截位”更适合无符号数场景。如果你要做真正的银行家舍入重点是在“恰好0.5”的时刻判断保留的最低位是0还是1。实现上可以检测被丢弃的所有位是不是正好为1000...0如果是就根据保留位最低位决定是否加1。这个逻辑在硬件上并不复杂但要注意时序。实际项目中我一般在每级滤波器输出和最终输出各做一次舍入。中间级为了保险宁愿保留更多位宽也不频繁舍入。舍入位置放得越晚精度损失越小代价是内部位宽变大BRAM和乘法器资源多花一点。这个权衡值得好好算一下。3. 抖动Dither实现用噪声换精度破除小信号魔咒3.1 小信号死区与极限环到底是什么前面提到幅度小于0.5 LSB的信号可能被量化成恒定的0这叫“死区”。可更麻烦的是如果系统里带有反馈比如数字控制环路或者Δ-Σ调制器截位后的误差会被反馈回输入端可能形成一个不衰减的周期性振荡也就是极限环。我见过一个开关电源数字补偿链路因为截位没处理空载时PWM输出产生了一个10kHz的极限环吱吱叫得人头皮发麻。对付死区最常用的手段就是加抖动Dither。所谓抖动是在量化器之前主动加入一个小随机信号让量化误差不再只取决于输入幅度而是带上随机性。即使输入信号小于1 LSB叠加了抖动后量化结果也会在相邻两级间概率性跳动其统计平均值接近真实信号从小时间尺度看波形是毛糙的但从大时间尺度看信息保留住了。3.2 加性抖动和噪声整形怎么选抖动信号有很多种最常用的是加性均匀抖动。最简单的是矩形概率分布RPDF噪声幅度为±0.5 LSB更推荐三角概率分布TPDF幅度为±1 LSB由两个均匀随机数相加得到。TPDF的优点是抖动噪声的功率谱没有相关性并且与量化误差组合后误差功率最低适合音频和高精度测量。FPGA里生成均匀抖动通常用LFSR线性反馈移位寄存器取随机数。比如一个20位LFSR可以同时截出多个bit得到一个近似均匀分布的随机整数。把这些随机数缩放到合适幅度加到量化前的数据上就行。一个要注意的地方LFSR去掉全0状态后产生的随机数周期性取决于反馈多项式和位宽20位LFSR的周期足够长但多通道一起用时要错开相位否则多个通道的抖动图案相同会在求和输出中叠加成周期性杂散。除了加性抖动还有更高阶的“噪声整形”技术本质是把量化误差反馈回输入端利用滤波器把误差推到高频段。常见的是error feedback也就是一阶噪声整形。它的逻辑是保存本次量化误差下一次量化前把误差加回去。这样误差不再被直接扔到输出而是被高通整形在带内噪声更低。代价是结构复杂一点需要额外的误差存储和加法器。如果系统本身是过采样的比如音频DAC的Δ-Σ调制器噪声整形几乎是必须的。普通数据传输链路则用加性TPDF就足够了。3.3 一个加TPDF抖动的Verilog片段下面这段代码演示了如何用两个LFSR输出构造TPDF抖动并加到23位信号上再截成16位module dither_add #( parameter IN_WIDTH 23, parameter OUT_WIDTH 16 )( input wire clk, input wire rst_n, input wire signed [IN_WIDTH-1:0] din, output reg signed [OUT_WIDTH-1:0] dout ); reg [19:0] lfsr_a, lfsr_b; wire feedback_a lfsr_a[19] ^ lfsr_a[18] ^ lfsr_a[16] ^ lfsr_a[3]; wire feedback_b lfsr_b[19] ^ lfsr_b[17] ^ lfsr_b[14] ^ lfsr_b[2]; wire [7:0] rnd_a lfsr_a[7:0]; wire [7:0] rnd_b lfsr_b[7:0]; // 两个独立的均匀随机数 wire signed [8:0] tpdf $signed(rnd_a) $signed(rnd_b) - 255; wire signed [IN_WIDTH:0] sum din tpdf; // 加抖动幅度约1 LSB always (posedge clk or negedge rst_n) begin if (!rst_n) begin lfsr_a 20h0_1234; lfsr_b 20h0_ABCD; dout {OUT_WIDTH{1b0}}; end else begin lfsr_a {lfsr_a[18:0], feedback_a}; lfsr_b {lfsr_b[18:0], feedback_b}; dout sum[IN_WIDTH-1 -: OUT_WIDTH]; // 截位并舍入 end end endmodule注意TPDF的构造两个均匀随机数相加会得到三角形分布范围在[-255, 255]减去255后落在[-255, 0]实际上按上面写法$signed(rnd_a)$signed(rnd_b)-255的范围是[-255, 255]中心在0幅度约±1 LSB。这个实现理解起来够用真正做项目时还要根据抖动位宽和目标LSB标定缩放不要照抄。加抖动的“倒胃”之处在于它毕竟抬高了噪声底。实测16位系统中加TPDF后本底噪声大约从-96 dBFS抬到-90 dBFS但那是在最大信号接近满幅的情况下。对于需要检测微弱信号的应用抖动带来的噪声恶化远比极限环和杂散好处理得多。所以我的经验是先量化评估极限环是否真的影响系统指标再决定要不要加抖动别条件反射式地给每条链路都加。3.4 不翻车的三个细节第一抖动信号的统计特性必须“干净”。LFSR虽然简单但如果随机数低bit与信号周期同步会出现图案噪声。最好是让LFSR独立于数据时钟运行或者在每帧开始重置随机相位。第二抖动幅度别贪大。TPDF一个LSB是经过理论优化的加得越大噪声越高但并不会让线性度更好。第三多通道处理时各通道LFSR必须用不同初值或不同抽头否则抖动之间的互相关会让所有通道的噪声同时变化听起来像“哇哇”的背景呼吸声这在相控阵和麦克风阵列里尤其明显。4. 饱和Saturation实现让溢出沿着边界滑落4.1 环绕溢出为什么是灾难补码加法的溢出是硬件最容易忽略的问题。举个例子8位有符号数最大127如果你给127加上1结果不是128而是-128屏幕上看到的就是信号从最高点直接翻到最低点。这种wrap-around在图像里表现为白块变黑块在电机控制里表现为力矩反方向突跳在通信解调里表现为星座点跑到对角位置几乎是瞬间毁掉整个链路的信噪比。有人会说“我把内部位宽扩得够大就不会溢出了”。可你的输出DAC、存储器、接口位宽都是固定的总有一步要从宽位收缩到窄位。而且数字滤波器中间级的累加器如果位宽不够必须在累加过程中插入饱和否则上一级溢出已经污染了数据后面再扩位也救不回来。所以饱和不是可选项而是定标设计的一部分。4.2 饱和加法器的Verilog写法与技巧最简单的饱和加法就是先算加法再判断溢出然后钳位。判断补码溢出的标准方法是看两操作数同号但结果异号module sat_add #(parameter W 16) ( input signed [W-1:0] a, input signed [W-1:0] b, output reg signed [W-1:0] y ); wire signed [W-1:0] sum a b; wire overflow_pos (a[W-1] 0) (b[W-1] 0) (sum[W-1] 1); wire overflow_neg (a[W-1] 1) (b[W-1] 1) (sum[W-1] 0); always (*) begin if (overflow_pos) y {1b0, {W-1{1b1}}}; // 正饱和最大值 else if (overflow_neg) y {1b1, {W-1{1b0}}}; // 负饱和最小值 else y sum; end endmodule这个模块很实用但要注意两点一是wire signed sum a b发生溢出时verilog表达式会扩展到W位还是保持W位实际上如果左右都是W位加法结果按W位截断sum[W-1]就是符号位的异变值判断没问题。二是饱和输出多少取决于你的数据格式。如果是有符号数正饱和输出0x7FFF负饱和输出0x8000如果是无符号数只需要判断高位进位并把结果钳到0xFFFF或0x0000。对于乘法器最常见的是在乘法之后立刻扩位再判断是否超过目标位宽。比如12位乘12位得到24位你想把结果压缩回16位应当先看24位结果是否大于16位最大值直接分三段比较器加MUX就能在组合逻辑内完成不必跑到always里做串行判断。时序吃紧时可以把饱和判断放到一级流水寄存器后让它和舍入操作合并到一个周期。4.3 多级链路里的动态范围规划先拓宽、后收敛我在多级FIR滤波器设计中积累的经验是中间每一级都尽量把位宽留足只在两种位置做饱和。第一种位置是在累加器内部当累加值可能超过累加器位宽时每级累加后做饱和第二种位置是在最终输出前把精度从高带宽数据压到目标DAC/接口位宽时做“饱和舍入”的组合拳。顺序上一定要先饱和再舍入或者先舍入再饱和严格说应该先对高精度数据进行舍入到目标位宽再检查这个结果是否超出目标范围并饱和。如果你先饱和到高精度范围再做舍入舍入后的值可能还是会溢出。举个例子高精度值为127.8目标8位有符号范围[-128,127]如果你先饱和到127高精度值再舍入低位数仍然127没问题但高精度值为100.7目标范围是[-100,100]先饱和到100再舍入保留整数部分还是100似乎没问题。不过从数学上看先舍入再饱和更规范。舍入可能让100.5进到101然后再饱和到100如果先饱和到100再舍入就变成100。所以最终保留的数值会有差异。严格按“目标输出范围”来说应该先把高精度值舍入到离散层级再按该离散层级判断边界。因为饱和边界本身也是离散值两种顺序在边界条件上可能有1 LSB之差。我建议统一用“先舍入后饱和”并且把这两个操作放在同一个流水级中避免中间信号超出目标位宽。5. 实测一条12位ADC到16位输出的FIR链路怎么调5.1 链路结构与位宽预算为了把这些理论落到地上我拿一条典型链路说事12位ADC采样经过64抽头FIR低通滤波器输出到16位DAC或者FFT分析。ADC输出是无符号12位通常先转成有符号16位再用16位系数做FIR乘法。每个乘法结果33位16位×16位再加上符号扩展64个抽头累加意味着最大动态范围还要加上log2(64)6位。所以累加器至少要做到33639位才不会溢出。但实际没人会用39位一路带到底常规做法是内部用32位或36位乘累加最终输出前再舍入到16位。我用的位宽预算是这样的FIR输入12位系数16位乘法器用DSP48输出32位xilinx通常28x18或25x18但我们可以逻辑上扩。累加器32位足够容纳64个抽头的峰值累加算一下最坏情况输入满幅204812位有符号转成16位后其实只有±2048系数满幅±32768乘积极值约±67M累加64个就是±4.3G远超过32位范围±2.1G。所以严格来说32位不够累加器应该用36位/40位。但实际滤波器系数不可能都是最大值为了控制资源许多工程干脆在累加器后先做饱和到32位再做后续处理。这里就体现在“先拓宽、后收敛”原则你也可以用36位累加器最后饱和到32位。为方便测试我把链路简化成12位ADC信号 - 16位定点转换 - 8阶FIR - 累加器32位 - 舍入/饱和/抖动选择模块 - 16位输出。5.2 不同量化配置下的实测对比我用FPGA内置的ILA抓取输出并送到片上FFT做频谱。输入是0.3 LSB幅度、1kHz正弦小信号这个信号用来展示死区和极限环。四种配置的结果如下配置输出底噪1kHz附近直流分量小信号波形备注纯截断-72 dBFS-0.5 LSB当量严重限幅段时间内输出不变0输入时输出恒定存在极限环四舍五入饱和-78 dBFS约0 LSB波形仍可见阶梯且小信号停顿时长缩短极限环减小但未消失四舍五入饱和TPDF抖动-70 dBFS约0 LSB波形毛糙但统计平均接近正弦极限环消失底噪抬高约6 dB加噪声整形饱和过采样-88 dBFS约0 LSB带内波形接近理想需要10倍过采样资源不适合普通链从表里能看出抖动不是免费的它抬高了底噪但换来了小信号的线性度。对于音频应用TPDF抖动是标配对于频谱仪这类追求底噪指标的仪器反而要慎重宁可用噪声整形或者多级延伸位宽来保证线性度。5.3 调试现场我是怎么定位量化问题的当时我遇到的现象是给定一个很小的直流输入输出却出现周期性跳动而且在某些ADC码值附近特别明显。我一开始以为是电源纹波后来把输入信号直接截断用ILA看发现其实是截位形成的极限环。定位方法很简单把FPGA内部某个定点信号的高位和低位分别接到LED和ILA观察低位是否在长时间内循环走动。如果是说明量化误差在反馈环路中形成了一个振荡。后来我临时加了一级TPDF抖动极限环立刻消失。这个经历让我明白了量化问题必须“从内部解开看”只抓最终输出很难判断是模拟噪声还是数字量化效应。6. 常见问题与避坑实录6.1 LFSR随机性不足抖动变成了“色噪声”有个项目里我用了一个16位LFSR生成抖动结果输出频谱在20kHz处出现一根固定杂散。排查后发现LFSR周期太短每32767个采样重复一次这个重复周期恰好落在音频带宽内。解决方法很简单把LFSR换到23位另外让每次采样后跳过一些状态比如每次跳变两个时钟打乱周期性。从此以后我给自己定了条规矩抖动用的LFSR至少23位且不直接用原始序列要再经过一个“whitening”的小组合逻辑比如把异或链加长。6.2 舍入偏置和模拟直流失调怎么区分舍入偏置产生的直流分量和ADC自身失调、板卡放大器的直流偏置很像都表现为频谱零点下一根线。我那时候为了区分做了一个“零输入”测试把ADC输入接GND如果输出直流分量随机变化或者固定在某一个负值多半是截位偏置如果几乎是0但很稳定可能是模拟失调如果是抖动还是0但加上抖动出现小随机跳动那就是量化器本身的dead zone。这个测试百试百灵。6.3 舍入加法器成为关键路径时序收敛不了四舍五入要在截位前做一次加法加法和后面的截位是组合逻辑串起来的很容易成为关键路径。我的经验是把舍入加法拆成两个周期第一周期加0.5 LSB偏置第二周期取高位并做饱和。这样多花一级流水延迟但时序压力大幅下降。很多IP核内部其实也是这么干的你看到的“latency”参数就是这些延迟。如果你对延迟敏感也可以用“在乘法器输出端直接改小数值的低位”的办法比如把偏置预置到乘法结果中省一级加法。6.4 到底该不该加饱和应用场景说了算我见过一个同学在PID控制器内部处处加饱和结果系统极限环更严重了。为什么呢因为饱和是一种非线性它不像舍入那样温和会在环路中引入相位延迟和增益变化。正确做法是在反馈环路里优先保证位宽足够让线性运算保持线性饱和只加在输出限幅和积分器的anti-windup位置而不是加在误差链路上。相反在音频DAC或通信发射链路中饱和反而是保护性措施防止削波后产生更大失真的环绕噪声。做定点链路的这些年我自己已经形成一套固定打法拿到一个需求先做位宽预算和worst-case仿真把最大增益、最大累加数、直流增益全部算出来然后决定内部用多少位内部一律扩展位宽尽量少做中间舍入输出级把所有舍入、抖动、饱和都放在一个模块里统一配置这样代码好维护问题也好定位。量化这件事本质上是一笔“误差预算”你要在底噪、线性度、直流偏置和资源之间找平衡。舍入管精度抖动管相关噪声饱和管边界。三者单独拎出来都不难难的是在正确的位置用正确的方式组合。希望这篇文章能帮你在下一次遇到“神秘量化现象”时少走我当年走过的弯路。