029、采样延迟与计算延迟对环路相位裕度的侵蚀一个让我连续加班两周的偶发振荡几年前做一个数字电源项目，输出规格不高，拓扑也是烂大街的同步整流降压。功率级参数算完，补偿器在连续域里把穿越频率放在开关频率的十分之一，相位裕度留了六十多度，仿真波形干净得像教科书。打样回来，空载到半载一切正常，效率、纹波、动态响应全都达标。问题出在满载切半载的那一瞬间——输出出现一段衰减振荡，频率大概在穿越频率附近，持续三四个周期才收住。更邪门的是，同一块板子换一颗不同批次的控制器，振荡幅度能差一倍。当时第一反应是补偿器参数没调好，于是把零点往低频挪、把增益往下压，振荡确实弱了，但动态响应慢得没法看。来回折腾两周，最后才把怀疑对象锁定在一个平时根本不注意的地方：从采样时刻到占空比真正更新之间，存在一段说不清道不明的延迟。这段延迟不是模拟器件里的传输延迟，也不是驱动电路的上升下降时间，而是数字控制特有的、由采样时刻、计算耗时、PWM更新时刻三者错位造成的等效滞后。它不会出现在任何连续域设计公式里，但会实实在在地吃掉相位裕度。更麻烦的是，它的大小跟软件实现方式强相关，换一个中断优先级、改一处寄存器更新时机，延迟就变了。延迟从哪来：一条被忽略的时间链先看一条典型的数字控制时序。假设采用单采样单更新，PWM载波是三角波，在波峰触发ADC采样，采样完成后进中断，中断里跑完补偿器计算，再把结果写进PWM占空比寄存器。理想情况下，这一轮计算出的占空比在本周期内就能生效。但实际实现里，从采样到占空比真正作用于功率级，中间至少包含这几段：第一段是ADC采样保持加转换时间。逐次逼近型ADC从触发到转