很多年以前我调第一颗给射频前端供电的LDO时被PSRR曲线在中频段的那个鼓包折磨得够呛。明明DC PSRR做到90dB到100kHz却掉到不到40dB接收机的底噪直接抬了两个数量级。这才意识到LDO这个看起来只有一管一电容的电路真正决定性能档次的是环路增益、环路带宽和电源抑制路径上的每一个寄生细节。这篇帖子想完整梳理一种高增益、高带宽、高PSRR的LDO架构——NMOS功率管配两级误差放大器、片内自适应偏置加Miller补偿——把一个从指标拆解到仿真验证的完整设计思路讲清楚适合正在做LDO设计的模拟工程师、选型时被PSRR忽悠过的硬件工程师以及准备把LDO原理吃透的学生。1. 拆开PSRR这条曲线低频看增益中频看带宽高频看功率管1.1 低频段高增益真正的用武之地PSRR的全称是电源抑制比严格定义是电源电压变化折算到输出端的衰减能力表达式可以写成PSRR VIN_AC / VOUT_AC工程上习惯用dB表示。低频段几Hz到几百Hz的PSRR几乎完全由环路的直流增益决定。对典型的闭环LDO低频PSRR可以近似写为PSRR_DC ≈ 1 / (β × Aol_DC)β是反馈分压系数Aol_DC是环路的直流开环增益。也就是说DC PSRR越高需要的环路增益越高这两个指标几乎是线性挂钩的。普通LDO做到60~80dB已经算不错而采用gain-boosting结构把误差放大器输出阻抗推高之后DC增益可以轻松突破100dB对应DC PSRR也能到90~100dB。但要注意一个容易被忽视的点高增益的真正价值不只是让DC那一个频点好看而是让整条PSRR曲线从低频开始滚降时起点更高。假设主极点在100Hz从100Hz开始按-20dB/dec滚降那么DC PSRR是80dB时10kHz处的PSRR只剩约40dB如果DC PSRR抬高到100dB同样的主极点位置10kHz处还能剩60dB。这就是为什么做高PSRR的LDO第一件要做的事就是把误差放大器的DC增益做大。1.2 中频段带宽是唯一的答案从主极点开始环路增益以-20dB/dec的斜率下降PSRR以同样的斜率退化。中频段从几百Hz到环路单位增益频率UGF附近的PSRR几乎就是环路增益的倒数。这句话很直白也很残酷想要100kHz处的PSRR达到60dB环路增益在那个频点就必须有60dB。按单极点滚降估算这意味着UGF至少要到100MHz量级实际当然做不到。真正的出路有两个方向一是让UGF尽量高二是在高频段依靠功率管本身的电源隔离特性叠加抑制效果——这正是NMOS功率管的价值所在后面会详细说。提升UGF的直接手段是增大误差放大器的跨导gm、减小Miller补偿电容Cc。GBW gm / (2π × Cc)这里Cc通常是十几到几十pFgm则由静态电流和输入管过驱动电压决定。假设Cc 20pF想把GBW做到5MHz需要的gm约为0.63mS如果输入对管过驱动电压是100mV尾电流至少要120µA。功耗、面积、噪声、稳定性全在这一条公式里打架。中频段还有一个极讨厌的现象PSRR曲线会出现鼓包。来源通常是输出电容的ESR零点、环路次极点、或者是误差放大器内部的某个低极点恰好落在UGF附近导致增益在某段频率不降反升PSRR骤降。做射频供电的工程师最怕这个因为很多DCDC的开关纹波正好落在几百kHz到2MHz之间如果LDO的PSRR在这一点上凹进去后面的接收链路直接遭殃。1.3 高频段NMOS与PMOS的分水岭超过UGF之后环路已经基本失去调节能力PSRR由功率管本身、输出电容和寄生路径决定。这时候PMOS和NMOS功率管的差距就非常明显了。PMOS功率管的结构是共源放大器电源噪声直接调制Vgs因为Vgs Vg - VINVIN一抖Vgs跟着抖漏极电流直接波动再叠加Cgd的前馈耦合电源噪声几乎畅通无阻地进入输出。这也是为什么PMOS LDO的高频PSRR普遍做不上去。NMOS功率管是源极跟随器结构VOUT跟着VG走Vgs VG - VOUT电源噪声没有直接调制Vgs的路径。从漏极到源极的泄漏主要靠Cgd和沟道长度调制而且源极跟随器的输出阻抗只有大约1/gm对地卸噪能力也强。同功耗同带宽条件下NMOS方案在高频段的PSRR比PMOS方案普遍好10~20dB这不是调出来的是结构决定的。下表整理了三段PSRR的主导因素和设计抓手频段主导因素设计抓手低频100Hz环路直流增益Gain-boosting、cascode、高输出阻抗第一级中频100Hz~UGF环路带宽/UGF增大gm、减小Cc、自适应偏置提高重载带宽高频UGF功率管结构、寄生前馈、输出电容NMOS功率管、低Cgd、PCB/封装寄生控制2. 三个指标不是并列关系而是一场三方博弈2.1 高增益和高带宽为什么天然互斥写PPT时可以轻松写下高增益、高带宽、高PSRR但电路里这三个词放在一起就是个矛盾综合体。高增益的手段无非两种cascode管叠高输出阻抗或者加多级放大。cascode叠得越高输出电阻越大但内部节点的本征极点频率越低多级放大更直接每多一级就多一个低频极点这些极点如果不能推到UGF之外环路就得降带宽保稳定。Gain-boosting看起来是白拿增益的技巧在cascode管的栅极接一个辅助放大器把输出阻抗再抬高一个数量级。但辅助放大器本身有极点它的单位增益带宽如果不够高就会在环路内部引入一个低频极点轻则相位裕度下降重则自激。业界经验是辅助放大器的GBW至少要做到主环UGF的3~5倍以上。这就意味着辅助放大器的功耗不能省它的位置必须紧贴主功率级寄生电容越少越好。所以高增益和高带宽的博弈本质是你可以用cascode和gain-boosting把DC增益推向100dB以上但每获得一份增益都在往环路里塞一个需要被补偿掉的低频极点。最终能不能同时满足完全取决于补偿网络和次极点规划。2.2 带宽越高PSRR越宽但稳定性的账也要一起算带宽对PSRR的意义前面已经说了UGF越高环路抑制的频谱越宽。但把UGF往高频推一个躲不开的现实是次极点必须在更远处。以300mA负载的NMOS功率管为例功率管尺寸通常要做到几十万微米宽栅极电容Cg动辄20~40pF。要让Vg节点第二级输出上的极点跑到5MHz以上驱动该节点的等效电阻必须低于大约1.06kΩ按Cg30pF、f5MHz算。一个普通共源放大级的输出阻抗是几十kΩ量级完全不够必须用source follower或者闭环压低输出阻抗。这也是为什么高性能LDO的第二级静态电流往往比第一级还大——它在为带宽买单。提高带宽的另一个手段是减小Cc但Cc太小会带来两个问题一是Miller补偿的主极点频率太高次极点来不及推远二是Cc太小时第一级输出节点的寄生电容会跟它竞争导致主极点失控。再加上输入管的gm受功耗约束实际上每颗芯片的GBW上限在架构定型那一刻就已经被功耗预算锁死了。2.3 负载变化让博弈难度再上一个台阶LDO不是固定负载电路负载电流可以从1mA变到300mA变化三个数量级。输出极点由负载电阻和输出电容共同决定P_out 1 / (2π × (RL || R_fb) × CL)输出2.8VCL1µF时负载300mA对应RL≈9.3ΩP_out≈17kHz负载1mA时RL≈2.8kΩP_out≈57Hz。如果主极点由固定的Miller电容设定那么输出极点在整个负载范围内都在UGF附近甚至更低相位裕度会剧烈变化。轻载时环路几乎工作在两个低频极点一个高频极点的状态补偿稍不到位就振荡即使不振荡PSRR曲线也会出现严重鼓包。所以真正的高性能LDO必须让补偿也随着负载自适应这就是第4章要讲的自适应偏置和DFC补偿。在博弈视角下负载变化是把增益、带宽、稳定性三方矛盾在时间轴上放大了无数倍。3. 架构主线NMOS功率管配两级增益级为什么这么搭3.1 选NMOS不选PMOS的真实原因如果只看曲线上那一条PSRR指标选NMOS几乎不需要犹豫。下表是两种功率管在关键维度上的直接对比对比项PMOS LDONMOS LDO压差低Vdsat即可适合电池直供高VgsVdsat需要栅压抬升输出阻抗ro高开环增益高1/gm低源随结构电源到输出的直接耦合Vgs被VIN调制Cgd强前馈Vgs基本与VIN无关Cgd前馈弱功率管单位电流跨导较低较高同电流下带宽更高栅极驱动难度简单VG不用超VIN需要电荷泵或辅助电源高频PSRR一般普遍好10~20dB花一个关键句PMOS的压差优势是它在电池供电领域几乎垄断的根本原因但在高PSRR这个诉求下PMOS的结构缺陷是全频段性的。尤其到了几百kHz以上的射频频段PMOS那一路前馈几乎是敞开大门。NMOS付出的是压差和电路复杂度的代价换来的是从结构层面把高频电源噪声挡在门外。对中间轨供电、模拟前端供电这类场景这个交换非常划算。3.2 第一级折叠cascode加持下把DC增益推向100dB第一级误差放大器的目标很纯粹在尽量小的功耗下提供足够高的DC增益同时不引入过低的极点。我用的是PMOS输入差分对加折叠cascode负载再在cascode管的栅极接gain-boosting辅助放大器。折叠cascode结构本身的DC增益可以做到60~70dB加上gain-boosting后输出阻抗被再抬高一个数量级DC增益轻松过100dB。辅助放大器通常用一个简单的单级OTA带宽要求为主环UGF的3~5倍以上功耗只要几微安到十几微安。但要特别注意辅助放大器在环路内部它的输入摆幅必须覆盖主信号摆幅同时它的相位裕度在PVT角下都要足够否则它会成为隐藏的振荡源。第一级输出节点Vx是整个环路里最敏感的高阻节点所有内部极点的规划和Miller补偿的接入都围绕它展开。这个节点的寄生电容包括cascode管的Cgd、辅助放大器的输入电容、第二级输入管的Cgs再加上有意放置的Miller电容设计时要一起算进去。3.3 第二级栅极驱动级的带宽决定成败NMOS功率管的栅极电容很大第二级的使命就是在Vx的高阻输出和Vg的大电容之间搭一座低阻的桥。这里我倾向用source follower它提供约1/gm的输出阻抗电压增益接近单位1不额外增加环路反相级数设计起来相对简单。目标是把Vg节点的极点推到UGF之外。举个例子假设NMOS功率管Cg 30pF要求该节点极点不低于10MHz那么驱动电阻必须做到约530Ω以下对应gm≥1.9mS。对source follower来说这意味着静态偏置电流大约在80~160µA量级取决于过驱动电压。这部分电流是省不掉的它直接决定了功率管栅极节点能不能在高带宽LDO里跑得动。第二级还有个隐藏问题摆率。大信号跳变时source follower对Cg的充放电能力完全靠静态电流。如果静态电流不够负载瞬态响应会很难看输出电压过冲甚至能冲破几百毫伏。要改善摆率又不增加太多静态功耗可以用class AB结构的source follower但代价是环路多了一条推挽路径补偿更复杂。3.4 栅极供电电荷泵的取舍NMOS功率管的栅极必须比输出高一个Vth以上2.8V输出时VG要到3.4V甚至更高而输入只有3.3V或3.6V。单靠VIN驱动肯定不够所以需要一个片上电荷泵把内部供电轨抬到VIN1V左右。电荷泵就是个隐形的PSRR杀手它的开关噪声会通过第二级直接注入VG再通过源极跟随器进入输出。处理办法有几点电荷泵输出必须加RC低通滤波把纹波压到1mV以内振荡频率至少要高于UGF几十倍否则纹波落在环路带宽内环路想抑制都抑制不了电荷泵时钟走线和功率管栅极走线要物理隔离不能并行。如果实在敏感外部再给一路干净的辅助电源是最好的但芯片引脚和系统复杂度都要增加。补充一个常见工程做法电荷泵只给第二级供电不给第一级供电这样电荷泵的开关噪声至少不会直接进输入对管。我的实际经验是10MHz以上的开关频率配合两级RC滤波对PSRR的影响可以控制在可接受的范围。4. 补偿策略让主极点听话让次极点闭嘴4.1 经典MillerRz为什么不够两级放大的LDO教科书方案是Miller补偿加调零电阻。Cc跨接在第一级高阻输出Vx和第二级输出VG之间Miller效应把Vx节点的主极点压到低频Rz串联在Cc通路里用来消灭右半平面零点。主极点位置大约是P1 1 / (2π × Cc × Rout1 × Av2)Av2是第二级电压增益。右半平面零点z ≈ 1 / (2π × Cc × (1/gm2 - Rz))取Rz 1/gm2可以把零点消掉。这套组合在固定负载、输出电容确定的场景下非常成熟。但一旦负载电流大范围变化输出极点在几十Hz到几十kHz之间漂移固定Rz就显得捉襟见肘。如果再加上要求高带宽、低静态功耗这些条件仅靠MillerRz很难在全负载范围内维持足够的相位裕度。Miller补偿还有一个副作用它降低了第一级输出节点的带宽导致环路在高频段对VX节点处的电源噪声抑制变弱而这部分噪声会经过第二级直接到达VG。因此做高PSRR设计时Miller电容不是越大越好Cc取值要结合PSRR要求重新权衡。4.2 负载极点追踪与自适应偏置自适应偏置是解决宽负载范围稳定性的实用手段。核心思想是让误差放大器的偏置电流跟随负载电流变化典型做法是用一个sense管采样功率管电流把采样电流镜像回输入差分对的尾电流源偏置电流与负载电流成正比I_bias I_load / KK通常取100~1000。这样一来重载时gm1随偏置电流增大而增大GBW被自动拉高输出极点也在相对高频两者同步移动相位裕度稳定轻载时偏置电流降到最小功耗跟着降虽然带宽也低了但轻载本来对带宽的诉求没那么高。这就是为什么自适应偏置高带宽LDO几乎总是成对出现——它让功耗只花在该花的地方。实现时要注意两点一是负载电流采样精度采样管和功率管必须匹配否则偏置电流与实际负载电流的比例会漂二是采样通路本身会引入寄生极点这个极点不能落在UGF附近。我之前一个版本就是采样管的Cgd太大在重载时把环路相位拖垮了后来加了一级级联隔离才解决。4.3 无片外电容场景下的DFC补偿如果目标是将输出电容减到几十pF甚至完全无片外电容输出极点天然在高频这时主要矛盾变成了误差放大器内部的三极点系统。阻尼系数控制DFC是应对这类场景的常见做法在中间级加一个小跨导放大器感知中间节点信号产生一个等效的阻尼电阻控制系统传递函数的极点因子避免三个极点互相推挤产生谐振峰。DFC的优点是无片外电容、瞬态响应快适合SoC内部LDO这类负载相对固定的场景。代价是多了一条额外补偿环路静态功耗和噪声都有所增加。对1µF陶瓷电容外挂的场景我反而建议用经典MillerRz配自适应偏置把UGF设定在输出极点范围之上再用ESR零点辅助补偿这套组合的工程风险更低。三种补偿方案的适用性对比如下方案适用场景优点代价MillerRz固定负载/带大输出电容简单成熟宽负载稳定性差RHP零点需抵消自适应偏置宽负载范围高性能全负载带宽稳定功耗按需分配需要电流采样复杂度高DFCcapless小电容无片外电容瞬态快额外环路噪声和功耗开销大5. 设计实例参数一个可复现的算例5.1 指标设定与功耗预算为了让前面的讨论落在一个具体的数字上我给出一个基于类似架构的实际设计起始点。以输入3.1V~3.6V、输出2.8V、最大负载300mA为目标参数目标输入范围3.1V~3.6V输出2.8V最大负载300mA轻载静态电流≤150µA不含电荷泵输出电容1µF X5R陶瓷ESR20mΩ环路GBW≥5MHz 100mA负载轻载时≥1MHz相位裕度全负载≥55°PSRR 1kHz≥90dB 100mA负载PSRR 100kHz≥60dB 100mA负载PSRR 1MHz≥35dB 100mA负载这里把GBW写成负载相关的形式是因为自适应偏置让重载和轻载呈现不同的带宽这不是缺陷是设计意图。轻载时降低带宽换取功耗重载时自动拉升带宽保证PSRR和瞬态。5.2 关键模块参数各模块的起始参数如下表这些数值要按具体工艺的模型参数做扫描不是定死的模块关键参数输入差分对PMOS输入W/L400µm/0.5µm尾电流2×60µA折叠cascode负载W/L按工艺定GB辅助运放偏置8µA第二级source follower偏置160µA输出电阻500ΩNMOS功率管W/L≈240,000µm/0.5µm多指并联Cg≈30pFMiller补偿Cc20pFRz≈3kΩ匹配1/gm2电荷泵2倍升压开关频率10MHzRC滤波后纹波1mV自适应偏置采样比K500轻载偏置自动降到约30µA功耗账目大致是输入差分对120µA、第二级160µA、gain-boosting辅助放大器约20µA、电荷泵约30µA轻载合计在330µA左右比标称的150µA略高。这在工程上很常见因为自适应偏置会在轻载时自动调低一部分电流。实际流片时如果需要把轻载Iq压到100µA以下第二级的静态电流是第一刀要砍的地方但砍之前一定回看P2极点位置能不能接受。PSRR曲线预期低频段靠100dB以上的DC增益顶住到了100kHz环路增益约34dB叠加NMOS源极跟随器本身约20dB的开环隔离再扣除前馈路径抵消不掉的余量做到60dB左右是合理的1MHz时环路增益约14dB开环隔离还剩约10dB加上输出电容的辅助可以摸到35dB。5.3 预期瞬态行为负载从10mA在1µs内跳到300mA第二级source follower的静态电流决定了初始压摆自适应偏置随后跟上把带宽拉起来。按上述参数输出过冲可以控制在50mV以内恢复时间约5µs。大信号下NMOS功率管的栅极压摆受第二级电流限制如果要进一步压低过冲可以把第二级静态电流提高到250µA代价是轻载Iq上升。6. 仿真和实测中容易翻车的四个细节6.1 PSRR仿真源接法会骗人PSRR仿真最常见的错误是把交流源直接串进理想电压源然后用AC分析扫VOUT/VIN。理想电压源内阻为零VIN节点的实际阻抗被设成了0Ω这会让仿真结果过于乐观。真实系统中前级DCDC的输出阻抗、PCB走线电感、封装键合线电感都会抬高VIN路径的阻抗中频段PSRR会明显变差。正确做法是在VIN路径上串入封装电感0.5~2nH和电阻50~200mΩ再叠加一个简单的PCB模型然后再跑AC扫描。PSRR测试时注入口还要考虑偏置T和注入变压器的带宽那些标称能测到10MHz的注入变压器实际在3MHz以上的插损和相位偏移就可能让测量结果失真。6.2 PVT角下隐藏的次极点高增益架构的另一个坑是PVT。folded cascode加gain-boosting的电路内部节点多每个极点位置在不同工艺角、不同温度下可能变化3倍以上。一个在TT角下老老实实待在5倍UGF之外的次极点到SS角加125℃时可能就掉进UGF里相位裕度从60°直接崩到20°LDO开始振铃甚至振荡。我的习惯是每个内部高阻节点都建立极点清单仿真时专门追踪这些极点在不同PVT下的位置强制要求所有次极点都落在5倍UGF之外。这个检查必须在版图完成之前做完否则版图寄生一加进来极点位置还会再变到时候再改版就是烧钱。6.3 基准源和电荷泵纹波才是幕后黑手很多LDO的PSRR做不好根因根本不在功率级而在基准源。基准电压上的纹波通过误差放大器的参考端直接出现在输出端等效增益是1相当于一个绕过环路的直通路径。衡量标准是基准源的PSRR必须比目标LDO的PSRR还要高20dB以上否则LDO的PSRR天花板就是基准源。电荷泵纹波同理。电荷泵的开关毛刺通过第二级电源或衬底耦合到VG节点再经源极跟随器送到输出。实测中如果发现输出纹波在特定频率出现尖峰先去查电荷泵开关频率是不是和它一致十有八九是时钟馈通。我吃过一次亏电荷泵输出滤波电容太小纹波2mV直接在1MHz处给PSRR戳了个洞后来把RC滤波的时间常数加大十倍才压下去。6.4 封装寄生与ESR的实际影响封装键合线电感在高频段会和输出电容产生谐振这个谐振峰如果落在关注的频段里PSRR曲线会突然隆起接收链路底噪暴增。仿真时一定要把封装LCR模型搭进去用实际封装库的电感值去扫。PCB反馈分压电阻的走线如果直接从输出远端取会引入额外的串联电感和耦合噪声最好把反馈采样点放在负载端做开尔文连接。输出电容的ESR和ESL同样不能只看标称值。X5R陶瓷电容的ESR在2~10mΩ对应的ESR零点在几百kHz到几MHz对相位裕度有一定帮助电解电容ESR几百mΩ零点在几十kHz恰好落在射频频段附近反而可能让PSRR变差。选电容之前先把ESR/ESL的频率特性查清楚再决定补偿零点要不要额外调整。我自己把这版架构从原理图推到流片最深刻的体会是高增益、高带宽、高PSRR这三个词写在一页PPT上很容易但真正能同时成立的前提是每个内部极点都被控制住每一路电源噪声都走在低阻抗路径上。如果重新做一次我会从最开始的器件级仿真就把基准源、电荷泵都放进PSRR环路里而不是最后再检查。另外提醒一句看到论文里漂亮的PSRR曲线先看清楚它测的是开环还是闭环、有没有带片外电容、负载电流是多少这些条件不同数据可能差出30dB。希望这篇整理能帮你少走点弯路。