JESD204标准是由JEDEC制定(www.jedec.org)。截止2024年，JESD204标准已经推出了3个版本，JESD204A、JESD204B、JESD204C;因为JESD2O4主要是给ADC和DAC设计的协议接口，所以一些ADC和DAC厂商会使用，比如ADI、TI、NXP一些典型的型号ADI厂商：AD9371、ADRV9009、ADRV9026TI厂商：AFE8092 AFE8030，AFE77XXDNXP厂商：ADC1443D200（老器件后续没有发展起来）AMD、INTEL、发展过程：JESD204和LVDS接口的关键参数比较传统的LVDS源同步接口和JESD204接口在节省管脚资源和节省PCB面积，降低故障率。下图示例是4个16bit的DAC接口，LVDS需要32对差分对，而使用jesd204b接口的话只需要8个差分对就可以，jesd204B接口更节省lO资源。从PCB板面积看LVDS需要4层布线，JESD204B只需要1层布线就可以。LVDSVSjesd204b接口电平和功耗对比LVDS (Low-Voltage Differential Signaling)驱动下图示例3.5mA*32lane=112mA;带宽是32*1.25g=40g;Jesd204b是CML(Current Mode Logic)驱动下图示例是16mA*4lane+50mA=114mA带宽是4*10g高速串行数据流恢复技术下图中LVDs方案中数据采集恢复受限于clock和data的建立时间和保持时间的收敛，在源同步的总线中各个lvds数据线之间会存在数据线的偏斜skew这个参数会影响多bit信号的时钟有效采样窗的大小（如下图中data的信号类似眼睛的空白区域是有效采样窗口data validwindow)在LVDs方案中时钟对齐数据有效采样窗是通过PVT（Process、Voltage、Temperature）技术（此技术在xilinx器件里就是idelayctrl)，根据不同电压温度路径来校准延迟保证在不同环境下时钟和数据满足建立时间和保持时间的门限要求，可以正常恢复串行bit流。JESD204方案中使用的是高速SERDES技术（此技术是xilinx器件中的gtpgtx gth...这类高速接口原语，并非是普通io的iserdes oserdes的iologic原语）高速串行接口