从ADC系统指标反推采样网络需求再落到自举开关管尺寸和自举电容取值最后一路跟到PCB布局和实测验证这算是把“采样电路系统设计”这件事讲得最完整的一条主线了。我做ADC相关项目这几年最深的一个体会是采样电路在整个信号链里往往是最不受重视、却最能决定系统实际精度的一环。很多项目规格书里SNR、SFDR写得漂亮一到板子上实测就掉链子十有八九问题出在采样保持前端。这篇就把自举开关和它周边的系统设计从头到尾撸一遍给正在做高速高精度ADC前端的朋友一个能直接上手的参考。1. 从ADC系统指标反推采样电路需求1.1 采样电路在整个ADC链路中的位置ADC的核心任务是把连续时间、连续幅度的模拟信号变成离散时间、离散幅度的数字码。这个“离散化”动作就是采样。采样电路通常由开关和采样电容组成开关导通时将输入信号写入电容开关断开后电容上保持的电压就是后续量化过程的输入。这个看似简单的动作恰恰是整个链路里最容易引入误差的环节。量化误差、参考电压误差都有成熟的校准手段但采样网络引入的非线性、电荷注入、时钟抖动往往直接成为系统精度的天花板。我在项目里常用的一个判断标准是如果采样网络的无杂散动态范围SFDR比ADC量化器的理论值低6dB以上那系统最终的有效位数基本锁定在采样网络水平后面的量化器做得再好也是白搭。以12位SAR ADC为例理论量化信噪比约74dB。若采样网络在满摆幅输入下只能提供60dB SFDR则系统最终SINAD会被拉低到59~60dB对应有效位数不到10位。这意味着你花了大量精力设计比较器、电容阵列最终却被一个开关毁掉两个比特。1.2 为什么自举开关是绕不开的关键路径普通MOS开关最大的问题在于导通电阻随输入电压变化。看公式Ron 1/μCox(W/L)(VGS−VTH)当源极电压跟随输入信号摆动时VGS固定则VGS−VTH也在变导通电阻呈现非线性。采样RC网络的建立时间常数随输入电压变化导致不同输入幅度下电容充电程度不同直接表现为谐波失真。自举开关的核心思想是让栅极电压跟随源极输入电压同步抬升使VGS在整个输入摆幅内基本恒定。这样一来导通电阻近似常数采样网络的带宽不随信号变化THD和SFDR指标会得到数量级的改善。我在一次12位5MSPS SAR ADC项目中做过对比仿真使用普通CMOS开关满摆幅1Vpp输入下SFDR约63dB换成同样尺寸的自举开关后SFDR提升到82dB整整改善了19dB。这个差距直接决定了芯片能不能达到12位精度指标。所以如果目标分辨率低于10位、输入摆幅又很小普通开关或许够用但凡追求10位以上精度或较大输入摆幅自举开关基本是必备结构。2. 自举开关电路原理与关键器件选型2.1 自举开关的工作原理经典的自举开关结构由一个开关管M1、一个自举电容Cboot和一组辅助开关时钟控制逻辑构成。工作过程分两个阶段采样阶段Cboot的下极板通过辅助开关连接到输入信号Vin上极板连接到M1栅极。此时Cboot两端电压等于VDD因为它在保持阶段被充电到电源电压因此M1栅源电压VGS VDD不随输入信号变化。跟踪阶段结束、开关关断时控制逻辑将Cboot从M1栅极断开并重新充电到VDD等待下一次采样。理解这个结构要抓住一个关键点Cboot在上极板与栅极连接、下极板与源极连接时栅极电压被“举升”到Vin VDD所以叫自举。这个电压往往远超过器件标称耐压设计时必须检查M1栅氧化层是否承受得住Vin_max VDD。在1.8V器件、1.8V电源、1V输入摆幅下栅极最高承受2.8V已经超过器件建议工作电压需要依赖器件规格中的绝对最大额定值余量或者选用厚栅氧器件。辅助开关的时序也有讲究。理想情况是Cboot在开关断开期间完成再充电但在高速ADC中这个再充电窗口往往很短。我一般用非交叠时钟控制充电路径和采样路径避免充电管和采样管同时导通造成电荷共享或电源到输入的通路。2.2 开关管尺寸和自举电容的选型方法开关管尺寸直接影响导通电阻和电荷注入量。尺寸越大Ron越小建立速度越快但沟道电荷也越大关断时注入采样电容的电荷越多且时钟馈通效应越明显。这是一个需要折中的选择。我的设计流程分三步第一步根据建立精度要求确定Ron上限。12位SAR ADC中假设采样电容Cs 2pF须在一个采样周期内建立到1/2 LSB。如果采样时间为10ns则时间常数τ Ron·Cs必须小于约0.42ns对应Ron约210Ω。再根据Ron公式反推W/L。这里要注意如果一个采样周期内留有一半时间用于建立则τ可放宽到大约0.84nsRon约420Ω。很多初学者忽略采样窗口并非整个周期导致实际建立不足。第二步根据电荷注入制约确定W/L上限。W越大注入越大保持阶段采样电容上的电压误差ΔV Qch / Cs W·L·Cox·(VGS−VTH) / Cs。要满足ΔV 0.5 LSBW就有一个上限。这两个约束往往互相打架我的经验是先满足建立时间再通过减小L或优化时钟时序来压低电荷注入而不是一味加大面积。第三步确定Cboot取值。Cboot远大于M1栅极等效电容时自举效果才明显。因为电荷分享会导致VGS轻微下降若Cboot 10×Cg则VGS下降约9%若Cboot 30×Cg则下降约3%。但从面积角度Cboot也不能无限制加大。我通常取Cboot 20~40×Cg在0.18μm工艺、W/L20μm/0.18μm的开关管下Cboot约0.5~1pF。MIM电容因为寄生小、匹配好是首选。注意Cboot上极板到M1栅极的走线寄生电容会参与电荷分享版图阶段一定要把这段走线做短。我踩过坑原理图仿真SFDR做到85dB版图后仿真掉到76dB查了半天发现是自举电容到栅极的走线长了约20μm引入近0.15pF寄生直接把自举效率拉低了。3. 系统级设计从采样网络到前端驱动和PCB落地3.1 前端驱动运放与RC滤波的配合自举开关解决了开关本身的非线性但采样电路不只是一个开关加一个电容。ADC前端驱动运放、抗混叠滤波器、采样网络三者之间必须整体考虑任何一个环节带宽不足都会直接影响信号建立。驱动运放输出阻抗会与采样电容形成分压网络。采样瞬间ADC输入端的开关导通采样电容相当于一个突变的容性负载瞬间抽取电流会在运放输出阻抗上产生压降。如果运放建立时间不够采样电容上的电压在开关断开前没有稳定到目标精度就会引入建立误差。我一般要求在ADC采样率下驱动运放的-3dB带宽至少是采样带宽的5~10倍同时关注运放的大信号压摆率。举例2MSPS采样率、采样时间250ns、12位精度要求采样阶段建立到0.5LSB驱动运放输出需要在约34ns内建立到满摆幅的0.024%这对很多通用运放是做不到的。这时要选用专门的高速高精度运放或在运放与ADC之间加入一个RC滤波器由RC网络承担一部分建立压力。RC滤波这个环节经常被忽略。很多人直接拿一个电阻再接一个电容但电阻值过大会延长建立时间过小又无法有效滤波电容值过大会增加驱动负担。我的常用做法是先确定采样电容值的2~5倍作为滤波电容然后根据目标截止频率算出电阻值最后仿真验证在目标分辨率下建立误差是否达标。以5MSPS、12位SAR ADC为例采样电容4pF外部滤波电容取10pF目标截止频率20MHz则串联电阻约800Ω。但800Ω串联在输入端会和采样电容形成额外分压动态建立时可能会吃掉0.5~1LSB的误差需要在仿真里仔细核对。必要时把电阻降到200Ω把截止频率提高到80MHz以牺牲一点滤波性能换取建立精度。3.2 PCB布局的3个关键要点时钟、电源、信号路径到了PCB阶段采样电路的“系统设计”从芯片内部延伸到板级。结合我做过的几块ADC板最影响实际性能的布局要点有三个第一采样时钟路径要远离模拟输入。时钟抖动对ADC信噪比的影响公式SNR −20log2π·fin·tjitter。如果输入频率10MHz时钟抖动50psSNR就被限制在约70dB这在12位系统里已经比较危险了。时钟走线如果紧贴模拟输入走线串扰还会进一步恶化实际抖动。我建议时钟走线与其他信号保持至少3倍线宽间距最好有地平面隔离且避免跨越任何分割的平面。第二电源去耦要围绕ADC引脚就近布置。采样电路对电源噪声极其敏感尤其是给自举开关充电的电源如果上面有高频纹波会直接调制到栅极电压上演变成采样时刻的增益误差或谐波。我的布局习惯是每个电源引脚放两个去耦电容一个大容量10μF负责低频一个小容量0.1μF或0.01μF负责高频小电容尽量靠近引脚过孔到焊盘的距离控制在0.5mm以内。更重要的一点去耦电容的接地过孔要直接打到底层地平面不要和其他过孔共享否则寄生电感会毁掉高频去耦效果。第三模拟输入走线要短而直。从连接器到ADC输入引脚的走线越短寄生电感和电容越小。采样瞬间的电流冲击会在走线电感上产生压降这个压降如果不能在采样窗口内消失会直接转化成采样误差。走线宽度也要控制太细会增加电阻太宽会增加电容。通常10mil到15mil是合理的起点表层走线下方保证连续地平面。4. 仿真验证方法与常见问题排查实录4.1 采样电路的仿真验证体系一个采样电路设计完不能只看一两个瞬态波形就收工。我的验证矩阵至少包含四类仿真第一类是瞬态建立精度仿真。跑一个采样周期观察采样电容电压在开关断开前是否稳定到目标精度。用12位、2V参考电压举例1LSB约488μV0.5LSB约244μV。我在仿真里直接测量建立结束瞬间电容电压与最终理想值的差值要求小于244μV。这个值在瞬态波形的“尾巴”上直接用游标测量并不靠谱最好用脚本自动计算。第二类是FFT动态性能仿真。给ADC输入一个接近满摆幅的正弦波采样若干个周期后对采样数据进行FFT分析提取SFDR、THD、SINAD和ENOB。这里波形的频率选择要避免与采样频率产生整数倍关系否则频谱泄漏会掩盖真实性能。我一般选fin fs × M / NM和N互质N取4096或8192M取质数。第三类是工艺角仿真。自举开关的性能受器件阈值电压、氧化层厚度影响较大FF、TT、SS三个典型工艺角都要跑一遍。特别是SS角下开关管导通电阻会变大建立时间变长如果这时SFDR掉得厉害说明开关尺寸余量不足需要加大W或增大Cboot。第四类是蒙塔卡洛失配仿真。辅助开关管的阈值失配会导致电荷注入量不一致在采样保持波形上表现为固定的失调抖动。对于12位系统这个抖动一般要求小于0.5LSB。用200次蒙塔卡洛仿真看SFDR分布的3σ值如果低于目标值8dB以上就要小心了。4.2 常见问题速查栅压击穿、电荷泄漏、共模跌落做采样电路这几年我整理了一个问题速查表遇到异常时按表排查比从头推原理快得多故障现象可能原因排查方法解决方向高输入幅度时SFDR骤降开关管栅压超过耐压出现漏电瞬态仿真观察M1栅极电压峰值改用厚栅氧器件降低Cboot充电电压采样电容保持电压缓慢跌落关断状态下栅极漏电或衬底漏电延长保持时间观察波形平台检查M1源漏与衬底接法增加深N阱隔离小信号建立好、大信号失真自举能力不足VGS随输入变化对比VGS在不同输入幅度下的波动量增大Cboot减小栅极寄生走线采样时钟馈通明显Cgd耦合造成保持值偏移在开关断开沿检查采样电容电压跳变增加dummy管抵消馈通优化时钟边沿速度电源电压变化时精度不稳定自举电压直接依赖VDD扫描VDD观察SFDR变化量增加内部稳压或设计参考自举电压还有一个经常被忽略的坑深N阱接法。自举开关的M1衬底必须接到一个稳定电位不能简单接地。因为源极电压跟随输入摆动如果衬底接地源衬之间的PN结可能在负摆幅时正偏导致大量衬底电流注入信号路径。我在1.8V工艺下做2Vpp差分输入时最低输入电压只有0.2V源衬压差不大但仍有风险。正确做法是把M1放在深N阱里N阱接最高电位P衬底接源极或一个固定电位确保所有PN结在任意摆幅下都反偏。时钟边沿速率也是个大坑。辅助开关的时钟边沿太慢意味着开关管从导通到完全关断的过渡时间变长这个过程中沟道电荷注入是部分补偿、部分泄漏的状态最不好预测。我一般要求辅助时钟边沿小于100ps。这个在版图后仿真里尤其要检查时钟树的RC延迟有时候会把边沿拉缓导致动态性能下降。5. 从设计到流片到实测几个经验之谈5.1 一次12位SAR ADC采样前端的完整设计参数参考这里给出一个我在0.18μm工艺下实现过的参考设计12位、5MSPS SAR ADC采样前端参数参数数值说明采样电容Cs4pF兼顾kT/C噪声与面积开关管M1尺寸24μm/0.18μm由建立时间约束反推自举电容Cboot1pFMIM电容约为栅极电容25倍辅助开关尺寸4μm/0.18μm仅在充电/放电路径要求低寄生输入摆幅1.8Vpp差分对应共模0.9V最低0V最高1.8V目标SFDR85dB 100kHz12位系统实际余量电源电压1.8V单电源这个配置下仿真FFT结果在TT工艺角、25℃、100kHz输入正弦下SFDR 86.5dBTHD −88dBSINAD 73.8dB对应ENOB约11.97位基本把12位ADC的动态范围跑满。把输入频率推到1MHzSFDR降到82dBENOB约11.6位——主要限制来自自举开关的残余导通电阻变化和辅助时钟馈通。5.2 芯片实测时容易忽略的测试细节实测阶段和仿真完全是两回事。芯片回来后测试板上的结果往往比仿真低2~3dB这在正常范围内但如果掉得太多就要回头查这几个点第一测试输入信号的纯净度。信号源本身的SFDR必须比ADC指标高10dB以上否则你测的是信号源的底噪。我用无源LC带通滤波器加在信号源和测试板之间把谐波压到−90dBc以下。第二采样时钟的抖动实测。用频谱仪测量时钟源的相位噪声积分100Hz到10MHz的相位噪声得到RMS抖动要确保低于目标值。我常用的一个快速判断标准是时钟源相噪在1kHz偏置处不要高于−130dBc/Hz否则12位ADC的SNR基本没戏。第三散热和温度。采样精度对温度很敏感特别是自举开关的VTH随温度变化后导通电阻会漂移。测试时要等板子热稳定后再开始采集我一般开机预热10分钟再测量。5.3 自举开关这个方向后续还能怎么扩展自举开关的设计思路不只用于ADC采样。它在DAC输出级的开关电容电路里同样适用尤其是高精度DAC的电荷重分布输出级开关的非线性会直接影响DAC的线性度。在射频采样ADC里自举开关还承担了采样混频器的角色开关的非线性会混入带内信号对SFDR的要求比基带ADC更苛刻。还有一个方向是低电压工艺下的自举设计器件的耐压余量更小需要更精细的电荷泵时序控制这在高性能移动SoC的模拟前端里有很大需求。我个人在实际操作中的体会是自举开关开关设计是一项“麻雀虽小五脏俱全”的活从器件物理到版图细节到系统指标任何一个环节断层都会在最终指标上体现出来。希望这篇能把采样电路这条线讲透让正在做或准备做ADC前端的朋友少走几步弯路。