简介基于FPGA与QSys的LCD密码锁完整工程资源面向EDA学习者和FPGA开发者涵盖密码锁系统从逻辑设计、系统集成到液晶显示交互的完整流程。项目具备密码设置、修改与验证功能验证成功可解锁失败则给出错误提示且包含键盘输入、状态控制与LCD反馈等人机交互环节属于数字系统与嵌入式软硬件协同设计的典型综合案例。压缩包共5491个文件约11.71MB主要文件类型包括C源码、Verilog/SystemVerilog硬件描述、Qsys工程配置、Makefile构建脚本、BSP板级支持包及大量编译中间文件目录结构完整便于按模块检索和重建开发环境。已有212人浏览学习。这套资源对密码锁状态机设计、按键消抖与扫描、LCD字符显示驱动、QSys模块化集成以及软硬件协同验证等关键环节均有直接参考意义由于包含工程配置、可执行文件、日志与报告文件可对照进行仿真、综合和上板调试也适合课程设计、毕业设计或竞赛训练借鉴使用。1. 从一块 LCD 液晶屏看 FPGA 密码锁项目的完整形态很多人第一次接触 FPGA是从“LCD 密码锁”开始的。这个题目在 EDA 课程设计里存在了十几年外貌简单实际上一条线串起了 FPGA 开发的核心动作用 Qsys 搭软核与外部设备的连接读液晶屏数据手册抠初始化命令在状态机里处理按键抖动和密码比对最后还得让仿真波形和板上现象对上号。哪个环节掉链子LCD 上那行“PASSWORD:”就出不来了。我按自己的实现路径写顺序是先讲透选型理由再把 Qsys 最小系统、1602 初始化、矩阵键盘密码校验串起来最后落到 SignalTap 调试和几个最隐蔽的坑上。新手能照着走老手也有参数细节可以核对。2. 为什么用 FPGA 而不是单片机密码锁的方案选型与 EDA 架构拆分做密码锁最不缺的是现成方案STM32 或者 51 单片机几行代码就能点亮 1602。如果坚持用 FPGA要么课程强制要求可编程逻辑要么想借这个题目把时序逻辑、状态机、软核总线三座大山一起翻过去。这两种动机对应两条技术路径一条是 Altera FPGA 上的 Nios II 软核密码逻辑用 C 写另一条是纯 Verilog 状态机连 LCD 的逐位时序都自己写。先看对比表。维度MCUSTM32 等FPGA Nios II QsysFPGA 纯 VerilogLCD 驱动库函数PIO 外设 软件时序硬件状态机时序按键扫描中断/轮询轮询/中断轮询 消抖状态机密码逻辑软件数组C 语言数组reg 数组 比较器硬件资源开销用片外资源片内 RAM 即可极小学习曲线平缓需要理解 Avalon 总线需要理解时序建模提示课程设计优先考虑中间这条路径。Nios II 的软件部分能快速实现密码判断Qsys 又替你生成了内部总线互连你只需要在 Quartus II 里把 IP 拼好。纯 Verilog 适合进阶但 1602 初始化时序会吃掉很多时间。回到标题里 EDA 这个词。它在课程设计语境下指的不是某个工具而是一条完整链路Verilog 设计输入、Quartus II 综合布局布线、ModelSim 仿真、下载到板卡。选 FPGA 方案意味着接受两件事第一你写的 always 块最终变成寄存器时序错误是真实存在的电路问题第二烧录文件不是 .hex 而是 .sof调试用和 .pof固化用掉电后配置流消失和单片机形成鲜明对比。2.1 Qsys 与 Platform Designer 的关系先纠个名。Qsys 是 Quartus II 13.x 里系统集成工具的代号从 Quartus Prime 开始改叫 Platform Designer功能一致界面布局略有变化。很多教程是旧版的打开新版工具找不到“Qsys”菜单时别慌。在密码锁项目里Qsys 干三件事选 CPU、选存储器、选外设并连线。它生成的内部互联系统相当于把总线仲裁器和地址译码逻辑替你写好了。需要拖进系统的组件至少四个Nios II/e 软核、On-Chip MemoryRAM 放程序和数据、System ID版本识别、PIO并行端口接 LCD 和按键。对 1602 来说数据线和控制线可以映射到一个多 bit 的 PIO 上比如 lcd_pio_out 在 Nios 软件里看成一个 8 bit 寄存器bit 分别对应 RS、RW、E、D4~D7操作时软件整体写这个寄存器。资源开销上Nios II/e 加 16KB 片内 RAM 在 Cyclone IV E 上只占几千个 LE跑这个密码锁绰绰有余。不少参考设计喜欢外挂 SDRAM其实没必要密码锁程序不到 4KB用内建 RAM 能避开 SDRAM 控制器联调的麻烦。我见过有人自己给自己挖坑把数据存到 SDRAM 里初始化时序出了问题整晚都在调内存密码逻辑反而没写。生成完 Qsys 系统后常规做法是用命令行输出网表qsys-generate nios_lcd.qsys --synthesisVERILOG这个命令把 .qsys 工程综合成 Verilog 网表供 Quartus 顶层文件例化。参数 --synthesisVERILOG 指定输出语言如果改了 .qsys 配置需要重新执行一次。很多人在 GUI 里点了 Generate 就以为结束其实顶层工程里还没有这个模块必须拿到生成的 nios_lcd.v 才能在顶层例化。2.2 液晶屏选型和 40pin 接口的几个常见误区标题没写液晶型号而这里是最容易卡住的地方。课程设计最稳的选择是 1602 字符液晶控制器多为 HD44780 兼容芯片16 引脚排针8 根数据线可只接 4 根工作于 4 位模式3 根控制线 RS/RW/E加上电源、地和背光。单片机板子上常见一个 16pin 插座而 Altera 开发板一般把 40pin 扩展口引出——40pin LCD 接口并不是某种标准液晶接口它只是板子把一组 GPIO 通过 40pin 排母引出来而已。注意先去查开发板原理图确认 40pin 丝印定义。典型的坑是 40pin 里既有 5V 也有 3.3V 引脚而 Cyclone IV 的 Bank 电压是 3.3V 或更低5V 直接接到 GPIO 上会损伤 FPGA。正确做法是LCD 的电源脚接板上 5V 排针逻辑脚接 FPGA 的 3.3V IO并确认液晶模块的信号端不带 5V 电平输出。1602 与 FPGA 的最小连接集合RS、E、D4~D74 位模式RW 直接接地。省四个 IO但初始化时序和写命令的节奏稍微绕一点正好用来理解“为什么液晶要先发 0x33 再发 0x28”这类问题下一章展开。3. 用 Qsys 搭建密码锁最小系统并点亮 1602到了动手环节。我按 Quartus II 13.1Qsys 传统界面的流程写并标注 Platform Designer 里的对应操作位置。目标生成一个含 Nios II 和 PIO 的软核系统然后在 Nios II SBT for Eclipse 里用 C 代码驱动 LCD。3.1 在 Qsys 里添加组件并接线打开 Qsys 后从左侧组件库依次添加参数按下面这张表设置组件关键参数连接对象Nios II Processor内核选 EconomyJTAG Debug Level 选 Level 1instruction_master 接 onchip_memory.s1 和 sysid.control_slaveOn-Chip MemoryRAM容量 8KB 或 16KBs1 接 cpu.instruction_master / cpu.data_masterSystem ID Peripheral默认control_slave 接 cpu.data_masterPIO (Parallel IO)位宽 8方向 Output初始值 0avalon_slave 接 cpu.data_master外部端口导出为 lcd_pio_outPIO #2位宽 4方向 Input勾选 Weak Pull-Up接按键导出 key_inPIO #3位宽 1方向 Output接继电器控制导出 lock_out每个 PIO 的 avalon_slave 都要连到 cpu 的 data_master这里经常被漏掉漏了之后软件一操作外设就死在总线上。连线完成后clk 引脚连接到板上 50MHz 晶振reset 引脚连接板上复位按钮。最后点 Assign Base Address工具会自动分配外设地址不用手动改注意记下 LCD_PIO_BASE 和 KEY_PIO_BASE 的地址值软件工程里要用。提示Qsys 和 Platform Designer 的差别只在菜单名称和几个图标位置组件名完全一致。查资料时看到旧版截图照着组件名找即可。System ID 的作用很多人不理解。它是一个只读寄存器里面存着生成系统时写入的 32 位 ID。如果 .sof 和软件工程的硬件配置不是同一份Nios II 程序跑起来会出现行为异常或者 panic。接上它调试阶段能少掉一半“换个工程就不动”的疑惑。3.2 1602 初始化命令对应的软件时序硬件系统生成后软件工程的核心是写一层“对 LCD 的每一个字节都按位控制”的适配层。下面是我常用的函数4 位模式关键步骤都有注释#include io.h #include system.h #include unistd.h // lcd_pio_out 位分配: bit7RS, bit6RW(接地恒0), bit5E, bit4..bit1D7..D4 #define LCD_RS 0x80 #define LCD_E 0x20 static void lcd_pulse(unsigned char val) { IOWR(LCD_PIO_BASE, 0, val | LCD_E); // E 拉高数据有效建立 IOWR(LCD_PIO_BASE, 0, val); // E 拉低下降沿锁存 usleep(40); // 指令执行时间 } static void lcd_nibble(unsigned char nibble, unsigned char rs) { unsigned char v (rs ? LCD_RS : 0) | ((nibble 0x0F) 1); IOWR(LCD_PIO_BASE, 0, v); // 数据放到 D7..D4 lcd_pulse(v); } // 4 位模式一字节分高 4 位和低 4 位两次发送 static void lcd_byte(unsigned char c, unsigned char rs) { lcd_nibble((c 4) 0x0F, rs); lcd_nibble(c 0x0F, rs); } void lcd_init(void) { usleep(50000); // 上电等待 50ms等 LCD 控制器稳定 lcd_nibble(0x03, 0); // 8 位模式下的 Function Set usleep(5000); lcd_nibble(0x03, 0); // 重复第二次 usleep(1000); lcd_nibble(0x03, 0); // 重复第三次 usleep(1000); lcd_nibble(0x02, 0); // 切换到 4 位模式 usleep(1000); lcd_byte(0x28, 0); // Function Set: 4 位、2 行、5x8 点阵 lcd_byte(0x08, 0); // Display Off lcd_byte(0x01, 0); // Clear Display lcd_byte(0x0C, 0); // Display On不显示光标 lcd_byte(0x06, 0); // Entry Mode: 地址自增画面不滚动 }这段代码的逻辑说明1602 控制器上电后默认处于 8 位模式HD44780 无法判断外部到底接了几根数据线所以必须先按 8 位模式发送三次 0x03 来“打招呼”再发 0x02 明确切到 4 位模式之后才能发送 0x28 这类标准命令。不少移植失败的案例都是照抄了别人的 lcd_byte 函数却漏了前面这几条“毛边”命令。逐个看参数0x28 是 Function Setbit40 表示 4 位总线bit31 表示两行bit20 表示 5x8 点阵0x0C 是 Display Controlbit21 开显示bit10 不显示光标0x06 是 Entry Mode Setbit11 地址自增bit00 画面不滚动。换 12864 或者带中文字库的模块时这套命令完全不适用要去查对应控制芯片的命令集。3.3 在 Quartus II 里分配引脚从 40pin 丝印到 TCL 约束软件写完硬件上还要告诉综合工具哪个信号对应 FPGA 哪个引脚。推荐用 TCL 约束脚本比在 GUI 里逐项选快得多也方便交接和改版set_location_assignment PIN_M15 -to lcd_pio_out[0] set_location_assignment PIN_M16 -to lcd_pio_out[1] set_location_assignment PIN_M17 -to lcd_pio_out[2] # 其余 lcd_pio_out 引脚按开发板原理图 40pin 丝印依次填写 set_location_assignment PIN_R9 -to clk set_location_assignment PIN_R10 -to reset_n set_instance_assignment -name IO_STANDARD 3.3-V LVCMOS -to lcd_pio_out[*] set_instance_assignment -name IO_STANDARD 3.3-V LVCMOS -to key_in[*]注意40pin 接口丝印上如果标的是 5V指该排针可对外供电不代表信号电平就是 5V。FPGA 引脚的电平标准由 Bank 电压决定Cyclone IV 常用 3.3V LVCMOS接 5V 逻辑器件之前必须先确认电平兼容性。引脚分配完成后保存 .qsf执行全编译生成 .sof。编译报告里重点不是看 Fmax而是确认没有 Unconstrained pin 警告。然后下载 .sof在 Nios II SBT 里建立软件工程调用上面 lcd_init()LCD 上应该出现光标块。4. 密码校验状态机与按键扫描从 Verilog 到软件轮询上一章 LCD 能显示了这一章做输入和判定。先说结论Nios II 路线里按键扫描和密码比对都在 C 里做状态机只是软件结构纯 Verilog 路线里时序逻辑就是硬件。两条线都要在 ModelSim 里仿真行为一致。我先把 Verilog 状态机讲清楚因为它更接近“EDA 设计”的考察点。4.1 矩阵按键扫描与消抖的 Verilog 实现密码锁一般接 4x4 矩阵键盘FPGA 这边需要 4 根行线输出扫描码、4 根列线读回值。我用的消抖思路检测到变化后启动 20ms 计数器计数器溢出且电平稳定才承认按键有效。下面是一个行扫描模块骨架module key_scan #( parameter CLK_FREQ 50_000_000 )( input wire clk, input wire rst_n, output reg [3:0] row, input wire [3:0] col, output reg [3:0] key_code, output reg key_valid ); reg [23:0] cnt; reg [1:0] state; reg [3:0] col_sync1, col_sync2; // 两级寄存器同步列输入避开亚稳态 always (posedge clk or negedge rst_n) begin if (!rst_n) begin col_sync1 4hF; col_sync2 4hF; end else begin col_sync1 col; col_sync2 col_sync1; end end localparam IDLE 2d0, DEBOUNCE 2d1, SHIFT 2d2; always (posedge clk or negedge rst_n) begin if (!rst_n) begin row 4b0000; key_valid 1b0; cnt 24d0; state IDLE; end else begin key_valid 1b0; case (state) IDLE: begin row 4b0000; // 行全部拉低检查有没有列被按下 if (col_sync2 ! 4hF) begin cnt 24d0; state DEBOUNCE; end end DEBOUNCE: begin row 4b0000; if (cnt CLK_FREQ / 1000 * 20) begin // 20ms 消抖窗口 cnt cnt 1b1; end else if (col_sync2 ! 4hF) begin cnt 24d0; state SHIFT; // 电平稳定进入扫描 end else begin state IDLE; // 抖动消失回到初始 end end SHIFT: begin // 依次拉低一行读列组合出键值 state IDLE; end endcase end end endmodule这段代码的要点列输入先经过两级寄存器同步避免按键沿引起亚稳态消抖不是简单延时 20ms而是要求 20ms 内列电平保持一致能过滤机械抖动里的毛刺key_valid 只拉高一个周期方便接后续状态机作为触发。SHIFT 状态里让 row 逐位拉低读回 col 后把行列值拼成键码。真实机械按键下没有那个 20ms 窗口一次按键会连出好几个键值。4.2 密码校验状态机状态定义与错误锁定不管软件还是硬件密码校验的骨架是同一套状态机状态行为转移条件IDLE等待输入显示提示检测到第一个有效键INPUT密码逐位存入寄存器每收到一个有效键CHECK与预设密码比对输入满 4 位并按确认UNLOCK输出高电平开锁持续 3 秒比对通过ALARM错误计数加一超过 3 次锁定 20 秒比对失败用 Verilog 描述这个状态机不难难在“一次按键只触发一次”的边界条件如果没有等待 key_valid 回到低电平就进入下一步密码会漏位。我的做法是在 INPUT 里收到 key_valid 后一直等到它归零才允许接收下一位相当于软件里的“松键检测”。Nios II 路线里这个逻辑退化成两个全局变量last_key 和 last_key_valid每次循环判断是否有上升沿。密码存储上软核路线直接放全局数组Verilog 路线用 4 个 4 bit 寄存器数组并用 initial 块预置默认密码reg [3:0] preset_pwd [0:3]; initial begin preset_pwd[0] 4d1; preset_pwd[1] 4d2; preset_pwd[2] 4d3; preset_pwd[3] 4d4; end用 initial 块做预置只对仿真和配置阶段有效真实 FPGA 上电后 initial 只在配置时起作用复位不会自动恢复。要支持掉电保存需要外挂 EEPROM 或者把密码写入 CFM配置闪存。课程设计通常不要求掉电保存用寄存器足够这一点建议在报告里单独说明。4.3 ModelSim 仿真用 testbench 验证“错码-正确码-开锁”testbench 的作用是模拟真实按键节奏让状态机完整走一遍错误和正确的流程module tb_top; reg clk 0; reg rst_n 0; reg [3:0] col 4hF; wire [3:0] row; wire lock_out; top u_top ( .clk(clk), .rst_n(rst_n), .col(col), .row(row), .lock_out(lock_out) ); always #10 clk ~clk; // 50MHz task press_key(input [3:0] key); begin // 模拟按键按下拉低对应列 col 4b1111 ^ (4b0001 key[1:0]); #25ms; // 超过 20ms 消抖窗口 col 4hF; // 松开 #25ms; end endtask initial begin #100 rst_n 1; // 先按错 1,2,3,5再按正确的 1,2,3,4 press_key(4d1); press_key(4d2); press_key(4d3); press_key(4d5); press_key(4d1); press_key(4d2); press_key(4d3); press_key(4d4); #100ms; $stop; end endmodule仿真时的关键观察点第一组 1、2、3、5 按下后状态机应进入 ALARM 且错误计数加一随后正确输入 1、2、3、4状态跳转到 UNLOCKlock_out 保持高电平持续 3 秒。若 lock_out 没拉高先看 key_valid 脉冲是不是每按一次只出现一次再看 CHECK 时比较器的输入是不是预期值这两处是仿真阶段最常暴露问题的地方。ModelSim 里跑之前注意 rst_n 的释放时刻要晚于 100ns任务里的时序要留足时钟周期。5. 板级调试SignalTap 抓时序与三处最隐蔽的坑5.1 用 SignalTap II 观察 LCD 使能信号下载到板子后软件和仿真都通过但显示乱码这是最常见的调试困境。此时回归硬件把 SignalTap II 加进工程采样时钟选 clk50MHz采样深度 2K 足够触发条件设在 LCD_E 信号的下降沿。抓到的波形里E 高电平持续时间应该在 400ns 以上这是 HD44780 数据手册的写周期要求两次写命令之间的间隔要满足 40us 的指令执行周期。如果 E 时间不足问题多半在 Nios II 的 IOWR 总线到 PIO 输出的路径上可以调 lcd_pulse 里的 usleep(40) 再试。提示SignalTap 重编译后会改变布局布线偶尔出现“加了调试逻辑就不工作”的现象。确认硬件功能时先跑原始工程把 SignalTap 作为最后一个排查手段不要一开始就挂上去。5.2 三个容易让人通宵的坑一是 40pin 接口电平问题。前面提过5V 排针和 3.3V 信号不能混接表现为 LCD 背光亮但无字符或者字符乱跳。用万用表量 LCD 的 VDD 和 VO 电压VO 是对比度脚输出电压要落在 1V 到 VDD 之间这条要通过调节板上对比度电位器来保证。第二类是 FPGA 复位与 LCD 上电时序竞争FPGA 配置比 LCD 上电滞后Nios II 软件一启动就去初始化 LCD但 LCD 还没稳定导致首屏花字。解决方法是 lcd_init 开头加 50ms 延时或者把 LCD 电源接到 FPGA 一个 IO 控制的开关管上复位完成后软件再上电。第三个坑是按键列信号没有上拉。FPGA 内部可以选择弱上拉但不少开发板的按键引脚默认悬空表现为按下和没按下都读到低电平。在 Qsys 的 PIO 参数里把 Input 选项的 Weak Pull-Up 勾上或者外接 10k 电阻到 3.3V。验证一个密码锁是否真正可用我最后会做三件事连续快按 20 次不同按键确认没有误触发密码错误三次后确认锁定时间准确断电再上电确认密码恢复默认值且 LCD 显示不报错。这三项都通过这个密码锁才算真正能交出去。本文还有配套的精品资源点击获取