三步构建 10.5GHz 相控阵雷达AERIS-10 完全指南【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR概览一套完全开源的 10.5GHz 相控阵雷达AERIS-10 是一个完全开源的相控阵雷达系统它在 10.5GHz 频段发射线性调频信号chirp频率随时间线性变化的脉冲用 FPGA 完成脉冲压缩和多普勒处理再用电调相移器控制波束方向。系统提供两个版本探测距离分别为 3 公里和 20 公里。它面向的读者是研究人员、无人机开发者和 SDR软件定义无线电爱好者——即想动手验证波束成形、目标跟踪等算法而不是买一台封闭设备的人。硬件文件原理图、PCB 布局、BOM和全部软件FPGA 代码、STM32 固件、Python GUI都在仓库里硬件采用 CERN-OHL-P 许可软件采用 MIT 许可。什么情况下你会需要它验证波束成形与目标跟踪算法。做无人机探测或低空感知研究时你需要一个真实的相控阵平台来测试算法。商用雷达系统昂贵且封闭而 AERIS-10 的电子波束扫描范围是方位和俯仰各 ±45°外加步进电机 360° 机械旋转硬件参数全部公开你可以直接改算法再复测。做雷达课程实验或毕业设计。学生需要一个参数完整、信号链齐全的参考设计。AERIS-10 的 FPGA 流水线把下变频、抽取滤波、脉冲压缩、多普勒 FFT、MTI动目标显示用于滤除地面杂波和 CFAR恒虚警检测用于在噪声中自动判断目标全部拆开成独立模块每个模块都有对应的仿真测试平台testbench适合逐段学习。想拥有一条真实的射频链路。SDR 爱好者通常只接触 1GHz 以下频段。这个项目的 10.5GHz 链路包含时钟发生器AD9523-1、频率合成器ADF4382、双混频器LTC5552和 4 个四通道相移器ADAR1000BOM 和 Gerber 生产文件齐全可以实际打板装配。工作原理从 chirp 到目标列表一句话概括发射 chirp收到回波FPGA 把它压缩、变换成距离-多普勒图再用检测算法挑出目标。硬件层由五块板卡组成。电源管理板提供全部电压等级并保证上电时序频率合成器板用 AD9523-1 时钟发生器给收发频率合成器、DAC、ADC 和 FPGA 提供相位对齐的时钟主板是核心集成 DAC、2 个 LTC5552 混频器、4 个 ADAR1000 相移器、16 个 ADTR1107 收发前端芯片、XC7A50T FPGA 和 STM32F746 微控制器20 公里版本额外加 16 块 10W GaN 功放板天线则按版本选用 8×16 贴片阵列或 32×16 介质填充缝隙波导阵列。处理层在 FPGA 内完成。400MHz 采样的 ADC 数据先做 I/Q 基带下变频再经 CIC/FIR 滤波器抽取然后依次做脉冲压缩、多普勒 FFT、MTI 和 CFAR最后通过 USB 送出。管理层由 STM32 固件负责上下电时序、时钟与频率合成器配置、相移器脉冲序列、GPS/IMU 数据融合和散热风扇控制。界面层是 Python GUI接收 USB 数据流实时绘制目标并叠加到地图上。图中展示 AERIS-10 的完整系统框图主板、频率合成器板、功放板与天线阵列之间的连接关系最短路径跑起来5 步完成安装与验证以下步骤针对软件环境无需硬件即可开始。硬件装配请以 docs/bring-up.html 的上电检查清单为准。克隆仓库。git clone https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR cd PLFM_RADAR安装 Python 依赖。项目要求 Python 3.12 以上见 pyproject.toml。核心依赖为 PyQt6、numpy 和 matplotlib清单在9_Firmware/9_3_GUI/requirements_v7.txt执行pip install -r 9_Firmware/9_3_GUI/requirements_v7.txt。启动 GUI。运行python 9_Firmware/9_3_GUI/GUI_V7_PyQt.py打开 V7 版本界面板级调试用GUI_V65_Tk.py它提供实时距离-多普勒热图、CFAR 叠加、瀑布图和 HDF5 录制。没有硬件时可用回放和演示模式查看处理效果。验证信号处理。装好 iverilog 后在9_Firmware/9_2_FPGA/下运行bash run_regression.sh执行五阶段 FPGA 回归含 lint、单元、集成和系统级测试MCU 侧在9_Firmware/9_1_Microcontroller/tests/下运行make执行主机端单元测试。确认输出。回归脚本末尾打印Tests: N passed汇总GUI 中应能看到距离-多普勒图和检测目标列表。两者都对齐即环境就绪。可验证的实测指标项目状态为 Alpha因此用可复现的数字代替宣传。以下指标均可在仓库内直接验证指标数值验证方式FPGA 回归测试18/18 通过运行run_regression.shMCU 主机端单元测试15/15 通过tests 目录下运行make距离-多普勒图尺寸1024 距离门 × 32 多普勒门见 9_Firmware/9_3_GUI/v7/processing.pyADC 采样率400MHzAD9484 接口模块电子波束扫描方位、俯仰各 ±45°4×ADAR1000 相移器两个版本的关键差异参数AERIS-10NNexusAERIS-10XExtended最大探测距离3 km20 km天线8×16 贴片阵列32×16 缝隙波导阵列输出功率约 1W × 16 通道10W × 16 通道GaN 功放机械扫描360°步进电机360°步进电机图中展示 AERIS-10 的 Python GUI实时距离-多普勒图、检测目标列表与地图集成显示进阶话题阵列方向图调优与跨层 AGC窗函数对副瓣的影响。阵列副瓣高低直接影响杂波抑制能力。5_Simulations/array_pattern_Kaiser25dB_like.py用 Kaiser 窗约 -25dB 副瓣计算 32 元素缝隙波导阵列的方向图槽宽渐变数据在5_Simulations/slot_layout_taper32.csv。换一种窗如均匀窗、Hamming 窗重跑脚本就能对比主瓣宽度和副瓣电平的取舍再同步修改 FPGA 侧的波束权重。图中展示 Kaiser 窗约 -25dB下的阵列方向图热图可见主瓣与受抑制的副瓣跨层自动增益控制。README 将其标注为 Hybrid AGC增益环路横跨 FPGA数字增益、STM32PA 偏置与功率检测16 路 Idq 测量和 GUI用户侧目标幅度。调试时先读9_Firmware/9_1_Microcontroller/下的ADAR1000_AGC.cpp再对照 GUI 侧的agc_sim.py仿真脚本即可完整理解环路走向。资源与下一步核心文档docs/bring-up.html硬件上电流程、冒烟测试顺序和中止判据都在这里。关键目录FPGA 全部 Verilog 源码与测试平台在 9_Firmware/9_2_FPGA/GUI 与协议层在 9_Firmware/9_3_GUI/生产文件Gerber、BOM在4_Schematics and Boards Layout/4_7_Production Files。社区入口贡献规范与测试要求见 CONTRIBUTING.mdRF、FPGA、GUI 三个方向都明确欢迎外部贡献。从读透 18 个 FPGA 回归测试开始到打板装配 10.5GHz 链路AERIS-10 提供的是一条完整且全部公开的路线。【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考