先别急着写代码原理图都看不明白工程搭得再好也是白搭。做FPGA开发这些年我最深的体会就是QSPI这个接口说大不大说小不小可它牵扯到的东西一点都不少——从原理图上Flash芯片的引脚连接到FPGA的Bank电压分配再到工程里管脚约束文件的每一行任何一个环节出问题最后表现出来都是“通信失败”这四个字然后你开始怀疑人生怀疑Verilog写错了其实代码根本没问题。这一讲咱们干的事很明确把原理图彻底看懂把工程从零搭起来。这是整个QSPI开发流程里的地基工程地基打不牢后面写代码全是空中楼阁。你会发现原理图解读其实是培养硬件思维的最佳训练场而工程搭建则是对你工具链掌握程度的一次全面检验。不管你是刚接触FPGA的新手还是已经写过一些代码但从来没认真看过原理图的进阶玩家这篇内容都值得你花半小时静下心来看完。我会用实际项目里的电路为例带你一步步把QSPI相关的每一根线、每一个电阻、每一个Bank都梳理清楚再把工程搭建的完整流程走一遍包括管脚约束、时序约束这些容易出问题的环节。1. 内容整体设计与思路拆解为什么原理图和工程搭建是代码编写的前置条件1.1 QSPI开发的全貌代码只是冰山一角很多人一听到“QSPI公开课之FPGA手把手编写代码”下意识就觉得这节课应该全是Verilog代码。但真实的项目开发流程完全不是这样。一个完整的QSPI读写Flash项目从无到有要经历下面这几个阶段需求分析与方案选型确定用哪颗Flash、什么容量、什么封装、什么电平标准原理图解读看清楚Flash和FPGA之间的连接关系、电源供给、上下拉配置工程搭建在Vivado或Quartus里创建工程、添加文件、配置管脚和时序约束时序分析与协议梳理搞清楚QSPI的四种模式SPI、Dual SPI、Quad SPI、QPI各自怎么用代码编写与仿真状态机设计、读写时序的实现、Modelsim/Vivado Simulator仿真验证上板调试用ILA或者逻辑分析仪抓波形确认实际通信是否正常这个系列之所以先把原理图解读和工程搭建单独拿出来讲就是因为它们在后面的代码调试阶段会反复用到。你写代码的时候要不停地回到原理图确认引脚编号不停地回到约束文件检查电平标准。如果这两块基础不牢代码写得再漂亮也没用。1.2 原理图解读的核心方法论先整体后局部先电源后信号原理图解读这件事说难不难说简单也不简单。一块完整的开发板原理图可能有几十页信号成百上千个你要是眉毛胡子一把抓很快就晕了。我的习惯是“三步走”第一步看整体框架搞清楚板子上有哪些主要芯片和功能模块第二步看电源树确认各模块供电电压是否匹配第三步才聚焦到目标信号的连接细节。拿QSPI来说就是先找到Flash芯片的位置看它挂在FPGA哪个Bank上然后顺藤摸瓜把相关引脚全部梳理出来。这个思路特别重要。很多新手拿到原理图就开始盯着FPGA看看那一堆IO引脚结果半个小时过去什么都没看懂。正确的方式是找到目标器件围绕目标器件展开分析。1.3 工程搭建的常见误区管脚约束不是随便写几行就行工程搭建这部分看似就是点几下鼠标、写几行约束实际上坑特别多。我见过太多人卡在“生成比特流失败”或者“下载后完全不工作”这种问题上最后发现全是约束文件的锅。工程搭建要解决的核心问题有三个第一器件型号选对不同的FPGA芯片管脚定义完全不同第二管脚约束文件XDC/UCF/SDC和原理图严格对应一个管脚都不能错第三时序约束要合理时钟频率、输入输出延迟都要定义清楚否则综合工具无法做出最优实现。这三个问题如果没处理好后面代码写得再好都是徒劳。2. 核心细节解析与实操要点QSPI相关电路怎么阅读才高效2.1 先认识QSPI Flash芯片本身QSPI Flash是SPI NOR Flash的升级版相比传统SPI接口最大的区别是把数据线从1根变成了4根理论上传输速率直接翻四倍。市面上常见的QSPI Flash型号主要有Winbond W25Q128JV / W25Q64JV国内用得最多性价比高Micron N25Q128 / MT25Q系列ISSI IS25LP128Adesto / Dialog 的 AT25SF系列国内厂商如GD兆易创新的GD25Q系列这些芯片的引脚功能大同小异但指令集、状态寄存器定义、时序参数会有细微差别。拿到开发板第一个动作就是去网上把这个Flash的Datasheet下载下来这比看什么教程都有用。一个典型的QSPI Flash芯片引脚就那么8个左右引脚名功能描述原理图上的注意事项/CS片选低电平有效一般有上拉电阻防止上电瞬间误触发CLK串行时钟由主机产生通常串接33欧姆左右电阻做阻抗匹配DI / IO0数据输入/双线数据0Quad模式下变为双向DO / IO1数据输出/双线数据1Quad模式下变为双向/WP / IO2写保护/四线数据2必须上拉否则无法写状态寄存器/HOLD / IO3暂停输入/四线数据3必须上拉否则通信会随机中断VCC电源通常3.3V旁边需要0.1uF去耦电容GND地低阻抗接地回流路径要短这里特别要强调一下/WP和/HOLD这两个引脚。在单线SPI模式下这两个引脚不参与数据传输有些人就以为可以悬空。但实际上这两个引脚内部没有默认上拉悬空的话芯片上电后引脚电平处于不确定状态可能会导致写保护随机生效或者通信过程中突然进入暂停状态。所以原理图上这两个引脚应该接到上拉电阻阻值一般在4.7k到10k之间。2.2 顺着Flash引脚找到FPGA的Bank连接原理图解读的核心动作是把Flash引脚编号翻译成FPGA引脚编号再确认这些引脚所在的Bank电压是否匹配。举个例子假设开发板上Flash的/CS引脚连接到了FPGA的L14引脚那么你需要去原理图里查L14属于哪个Bank。不同的FPGA芯片Bank划分不一样以Xilinx Artix-7 XC7A35T为例它通常有5个BankBank 0/1/2/3/4/5每个Bank的VCCIO可以独立设置电压。重点来了QSPI Flash供电是3.3V所以连接Flash的FPGA引脚所在Bank的VCCIO必须是3.3V。如果你把信号接到了VCCIO1.8V的Bank那FPGA引脚输出的高电平只有1.8VFlash收到后可能判定为逻辑0通信直接失败。而且这种问题用万用表不一定量得出来因为静态电平看起来是正常的一旦跑高速数据就出错。怎么确认Bank电压原理图上Bank的VCCIO引脚附近一般会有标注比如“VCCIO_3.3V”或“VCCIO_BANK0_1.8V”。有的原理图还会在电源树页面单独列出各路电源的网络名和电压值。阅读顺序是先找到Flash的VCC接的电源网络再看FPGA对应Bank的VCCIO接的是什么电源网络两者必须一致。2.3 时钟和复位电路怎么影响QSPIQSPI的SCK时钟不是Flash自己产生的而是FPGA内部逻辑通过系统时钟分频得到的。所以原理图上还需要关注系统时钟源。FPGA开发板上一般有一颗有源晶振常见频率有50MHz、100MHz、125MHz输出引脚直接连接到FPGA的MRCCMulti-Region Clock Capable引脚。这个引脚在FPGA内部会连接到全局时钟缓冲器可以驱动整个FPGA的时序逻辑。这里有一个容易被忽视的点有源晶振的输出电平标准要和FPGA的Bank电压匹配。大部分开发板使用3.3V的有源晶振连接到VCCIO3.3V的Bank信号通过串行电阻再进FPGA。如果你看到的原理图里晶振输出串了一个几十欧姆的电阻那很正常那是为了减小振铃和过冲。复位电路相对简单一般是按键加RC复位通过施密特触发器整形后进入FPGA。QSPI Flash本身没有复位引脚FPGA的复位信号只影响内部控制器逻辑的初始状态。2.4 别忘了那些“不起眼”的电阻电容原理图解读最考眼力的地方就是那些串联电阻、并联电容和上拉下拉网络。拿QSPI来说最常见的几个细节串联端接电阻Flash的CLK、CS、DQ信号线上经常会串接22到47欧姆的电阻这些电阻的作用是阻抗匹配减小信号反射。原理图上看到串阻不要觉得多余那是为了保证高速信号质量。去耦电容Flash的VCC引脚旁边一定有0.1uF或者1uF的电容到地作用是对电源高频噪声滤波。如果看到Flash旁边没有去耦电容那这块板子的设计就有问题。上拉电阻除了/WP和/HOLD片选/CS也通常有上拉电阻。原因很简单FPGA在配置完成之前IO引脚是高阻态如果/CS没有上拉Flash就会误以为被选中然后在乱电平下工作可能进入异常状态。这些细节看起来不起眼但每一个都直接关系到系统能不能稳定工作。原理图解读的过程本质上就是建立“电路设计意图”的过程——理解设计师为什么在这里放一个电阻、在那里接一个电容。2.5 从原理图到管脚列表搭建你的硬件信息手册把原理图里QSPI相关的所有信号整理成一张表格是工程搭建前必须要做的事情。我习惯的做法是列出这样一张信号对照表信号功能Flash引脚FPGA引脚FPGA Bank电平标准上下拉片选/CSL14Bank 0LVCMOS33上拉10k时钟CLKK17Bank 0LVCMOS33无数据0DI/IO0L15Bank 0LVCMOS33无数据1DO/IO1K18Bank 0LVCMOS33无数据2/WP/IO2M14Bank 0LVCMOS33上拉4.7k数据3/HOLD/IO3M15Bank 0LVCMOS33上拉4.7k这张表就是你后面写XDC约束文件的直接依据。表上所有信息必须是双人核对过的一个人对照原理图填另一个人复核因为管脚号填错一个整个工程全部废掉。这个习惯是从硬件工程师那边学来的虽然看起来死板但在复杂项目里真的能救命。3. 实操过程与核心环节实现工程搭建从零到完整可运行的详细步骤3.1 工具准备与器件型号确认工欲善其事必先利其器。QSPI开发用哪款FPGA EDA工具完全取决于你手上的芯片是哪家的XilinxAMD系列使用Vivado从2019.1版本开始基本稳定新款芯片要求2020.2以上版本IntelAltera系列使用Quartus Prime分为Standard和Lite两个版本Lite免费国产FPGA高云、紫光同创、易灵思各有自己的IDE比如高云云源软件、Pango Design Suite紫光同创不管用哪款工具工程搭建的核心流程是一样的新建工程 - 选择器件 - 添加源文件 - 添加约束文件 - 综合 - 实现 - 生成比特流 - 下载。文章后面以Vivado为例来演示但这个流程在Quartus里完全对应只是菜单名称不一样。唯一要注意的是器件型号必须和开发板上的实际芯片完全一致包括封装和速度等级。比如XC7A35T-1CSG324C和XC7A35T-2CSG324C速度等级不同综合结果和时序表现都会有差异。3.2 新建工程的具体操作流程打开Vivado后按照下面这个流程操作第一步点击Create New Project输入工程名和工程路径。这个路径建议全英文不要带空格和中文否则综合的时候偶尔会出莫名其妙的问题。第二步选择Project Type为RTL Project勾选Do not specify sources at this time暂时不指定源文件这样先创建一个空工程后面再逐个添加文件。第三步选择目标器件。这里要仔细可以在Search框里输入芯片型号比如xc7a35tcsg324-3找到对应型号后选中。如果找不到检查一下是不是装了对应的器件支持包。第四步点击Finish完成工程创建。等Vivado把工程文件初始化完毕你就看到了主界面左侧是Flow Navigator中间是源文件窗口右侧是辅助窗口。到这里空的工程就建好了。注意观察工程目录下生成了哪些文件.xpr是工程文件后面所有资源都通过它引用.srcs目录存放源文件和约束文件.runs目录存放综合和实现的结果。3.3 创建顶层RTL文件和管脚约束文件工程搭建的核心是两个文件顶层Verilog文件和XDC约束文件。这一讲先不用写具体逻辑但顶层文件的结构可以先立起来。在Vivado里添加源文件的方式有两种一种是点击Add Sources选择Create File然后用内置编辑器写代码另一种是提前用任意文本编辑器把.v文件写好再Add Sources导入。我个人更喜欢第二种方式因为可以用VS Code或者Notepad这类好用的编辑器写起来更顺手。先创建顶层文件。以QSPI控制器为例顶层端口大概是这样的module qspi_top( input wire clk, // 系统时钟 50MHz input wire rst_n, // 复位低有效 // 用户接口后续代码使用 input wire wr_en, // 写使能 input wire [23:0] wr_addr, // 写地址 input wire [7:0] wr_data, // 写数据 input wire rd_en, // 读使能 input wire [23:0] rd_addr, // 读地址 output reg [7:0] rd_data, // 读数据 output wire busy, // 忙标志 // QSPI物理接口 output wire qspi_cs_n, // Flash片选 output wire qspi_clk, // SPI时钟 inout wire [3:0] qspi_dq // 四根数据线 ); // 这一讲先不写具体逻辑后续课程填充 endmodule这里有一点需要提前讲解为什么数据线是inout类型因为在QSPI的四线模式下数据线是双向的——发送命令和地址时FPGA驱动数据线读取数据时Flash驱动数据线。所以顶层端口用inout声明后面代码里需要三态门控制方向。管脚约束文件XDC的创建和源文件类似可以通过Add Sources - Add or create constraints添加。XDC文件的内容可以分为三类引脚位置约束、电平标准约束、时序约束。引脚位置和电平标准约束是这样的# 系统时钟和复位 set_property PACKAGE_PIN R4 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property PACKAGE_PIN U7 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] # QSPI Flash接口 set_property PACKAGE_PIN L14 [get_ports qspi_cs_n] set_property IOSTANDARD LVCMOS33 [get_ports qspi_cs_n] set_property PACKAGE_PIN K17 [get_ports qspi_clk] set_property IOSTANDARD LVCMOS33 [get_ports qspi_clk] set_property PACKAGE_PIN L15 [get_ports {qspi_dq[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {qspi_dq[0]}] set_property PACKAGE_PIN K18 [get_ports {qspi_dq[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {qspi_dq[1]}] set_property PACKAGE_PIN M14 [get_ports {qspi_dq[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {qspi_dq[2]}] set_property PACKAGE_PIN M15 [get_ports {qspi_dq[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {qspi_dq[3]}]这些管脚号都是虚拟的实际使用中必须以你自己的原理图为准。写XDC文件有一个铁律管脚号必须和原理图上FPGA的丝印一致。很多开发板的原理图上会标注FPGA引脚编号比如“L14”或者“PIN_L14”直接照抄到XDC里就行。3.4 时序约束别让你的工程在跑到一半时翻车时序约束这部分新手最容易忽略但它直接影响最终电路能不能在目标频率下稳定工作。QSPI Flash的最高时钟频率一般是104MHzFast Read Quad I/O模式开发中常用的SPI时钟一般是50MHz或者更低的25MHz。系统时钟如果是50MHz可以直接用SPI时钟等于系统时钟也可以分频到更低频率。XDC里的时钟约束这么写# 系统时钟约束 create_clock -period 20.000 -name sys_clk [get_ports clk]-period 20.000表示时钟周期20ns也就是50MHz。如果不加这个约束Vivado不知道时钟频率是多少综合工具会假设一个默认值或者直接不进行时序优化结果可能在板子上跑起来一会儿正常一会儿不正常。除了创建时钟还需要对管脚做一些基本设置。比如QSPI的数据线建议设置输出电压摆率SLEW为FAST因为Flash的输入时钟边沿比较陡峭如果FPGA输出的数据信号太“软”在高速模式下可能采样不到正确的数据。set_property SLEW FAST [get_ports {qspi_dq[3]}] set_property SLEW FAST [get_ports {qspi_dq[2]}] set_property SLEW FAST [get_ports {qspi_dq[1]}] set_property SLEW FAST [get_ports {qspi_dq[0]}] set_property SLEW FAST [get_ports qspi_clk]还有一个常用的约束是set_property DRIVE用来设置引脚输出驱动能力。FPGA的IO引脚默认驱动能力一般是8mA或12mA如果你觉得信号驱动不够表现为波形边沿太缓可以尝试加大到16mA。不过要注意不是越大越好过大的驱动电流可能导致信号过冲反而引起振铃这个后面调试的时候再细调。3.5 综合、实现、生成比特流点击背后的门道源文件和约束文件都准备好之后接下来就是跑流程了。Vivado的Flow Navigator窗口里有这几个按钮Synthesis、Implementation、Generate Bitstream。实际操作中不需要人工一步步点。直接在Flow Navigator里点Generate BitstreamVivado会问你是否要先运行综合和实现点Yes然后等就行。但这几个阶段各自的作用要搞清楚出了问题才知道去哪里排查Synthesis综合把RTL代码转换成门级网表。这个阶段检查的是语法错误、模块引用错误、端口声明错误。启动后可以看综合日志Synthesis Log如果代码里有语法错误或者端口不匹配会在这里报出来。Implementation实现把门级网表映射到FPGA的LUT、FF、BRAM等具体资源上并进行布局布线。这个阶段检查的是管脚冲突、时序是否收敛、资源是否够用。Generate Bitstream生成比特流把布局布线后的设计打包成FPGA可下载的bit文件。如果前面的步骤成功到这里基本就没有问题了但偶尔也会因为比特流加密、压缩设置等出问题。跑完整个流程大概需要几分钟时间具体看工程复杂度。跑完之后会生成.bit文件在工程目录的.runs/impl_1/下面。3.6 下载验证软件下载和硬件下载的区别比特流文件生成后可以通过两种方式下载到FPGA一种是通过JTAG下载到芯片内部SRAM断电丢失适合调试时使用另一种是写到SPI Flash里上电自动加载适合产品化。开发调试阶段用JTAG就好了。在Vivado里打开Hardware Manager连接开发板点击Program Device选择.bit文件点击Program。正常情况下几秒钟就下载完成板上QSPI Flash相关的LED灯如果有的话应该能看到动作。这里要提醒一个容易踩的坑很多开发板上有多个JTAG链比如同时连接FPGA和ARM处理器Hardware Manager识别出来的目标可能不只是一个。下载之前一定要确认选中的是FPGA芯片选错了会下载失败或者提示IDCODE不匹配。3.7 Quartus平台上的对应操作Quartus Prime新建工程的流程和Vivado类似这里简单说几个关键差异点器件选择在Family、Device列表里选具体型号比如Cyclone IV E系列的EP4CE10F17C8约束文件格式Intel用的是QSFQuartus Settings File文件管脚约束的写法是set_location_assignment PIN_L14 -to qspi_cs_n时序约束使用SDC文件create_clock的语法和XDC完全一样下载工具Quartus Programmer如果你的开发板是Altera/Intel的按对应的格式写约束就行思路完全一致。4. 常见问题与排查技巧实录这些坑我替你踩过了4.1 管脚约束报错PACKAGE_PIN不存在的诡异情况XDC文件检查通过、综合也通过了但是跑到Implementation的时候报错说某个PACKAGE_PIN不存在于当前器件。出现这种情况八成是器件型号选错了或者封装型号不对。比如XC7A35T有CSG324和FTG256两种封装引脚数量不同Pin号也完全不同。你对着CSG324的原理图写约束结果器件选成了FTG256当然报错。解决方法是回到Project Settings确认Device型号和原理图一致。另外还有一种情况同一个物理引脚同时出现在两个不同的约束条目里Vivado会报“pin has multiple constraints”的错误。这通常是复制粘贴XDC文件时没清理干净搜索一下就发现了。4.2 上下拉电阻缺失导致的通信随机失败这个情况特别隐蔽值得单独写一段。某次实际项目里QSPI Flash可以正常写入一次数据但第二次写的时候就失败了。排查了半天用示波器抓信号发现/HOLD引脚的电平一直在1.5V到2.0V之间抖动标准的浮空状态。原因就是原理图上只画了Flash的CLK、CS、IO0、IO1四根线没有给/HOLD和/WP加上拉电阻。因为系统上电后FPGA管脚还没配置好处于高阻态Flash引脚全浮空了。/HOLD引脚电平不确定导致Flash芯片认为总线暂停直接罢工。解决方法是把/HOLD和/WP通过10k电阻上拉到3.3V问题立刻消失。硬件上没有的地方可以用软件在FPGA内部把这两个IO配置为输出高电平也能勉强解决但最彻底的做法是原理图修正。4.3 时序不收敛你的工程可能走不到比特流工程跑Implementation的时候时序面板提示时序约束不满足Timing failed尤其是setup time violation。这种情况在跑高速接口时特别常见。排查思路不是一上来就改约束而是先确认几个基本事实系统时钟约束的频率是否正确代码里是否存在超长的组合逻辑路径QSPI的时钟域是否正确做了跨时钟域处理。如果确认代码没有问题可以试试调整综合策略。在Vivado的Synthesis Settings里可以把综合策略改成Global optimization或者把Implementation的优化策略改成Explore。这些策略选项本质上是在告诉工具“尽量给我布得紧凑一点”有时候能救回几个纳秒的时序余量。4.4 下载失败IDCODE不匹配和JTAG链条问题JTAG下载报错最常见的有两种一种是“Device IDCODE mismatch”说明Hardware Manager识别到的芯片和工程里选的芯片不是同一颗。另一种是“Failed to open cable driver”说明驱动没装好或者下载器没被识别。IDCODE不匹配的解决办法是把工程器件型号改成实际芯片型号。比如你开发板上是XC7A100T工程里选的却是XC7A35T就会报这个错。驱动问题则要先检查下载器的USB线缆是否连接正常然后看电脑设备管理器里有没有识别到“Digilent USB Device”或者“Xilinx Cable”之类的设备。有黄色感叹号就是驱动异常重新安装Vivado自带的Cable Drivers基本能解决。4.5 ILA调试让看不见的信号变成看得见的波形工程跑起来了但Flash读写数据不对怎么定位我的习惯是第一时间加ILAIntegrated Logic Analyzer核。ILA是Xilinx FPGA内置的逻辑分析仪不需要额外的硬件设备通过JTAG就能抓FPGA内部的信号波形。在Vivado里可以通过Setup Debug的方式自动给信号插入ILA。操作方式是综合后打开Open Synthesized Design在Debug窗口右键需要观察的信号选择Mark Debug然后重新跑综合和实现Vivado会帮你自动插入ILA逻辑。ILA插入后下载比特流在Hardware Manager里设置触发条件就能抓到QSPI总线上的实际波形。比如触发CS下降沿抓到的波形会让你一眼看出SPI时序有没有问题——时钟极性对了没有、数据在正确的时钟沿采样、Flash返回的数据是否在预期位置。4.6 常见问题速查表现象可能原因排查方法综合报错端口未声明顶层模块管脚定义不完整检查.v文件的端口列表管脚约束报错器件型号或封装不对核对器件型号和原理图上板后Flash无响应/WP或/HOLD悬空检查原理图上下拉电阻通信偶尔失败时序约束缺失或过紧查看时序报告调整约束下载提示IDCODE不匹配工程器件型号选错修改工程器件型号高速读写数据错乱信号完整性问题降低SPI时钟或用示波器看波形5. 向代码迈进工程搭建完成后的下一步规划工程搭建完成、能顺利下载比特流之后整个QSPI开发就进入了最核心、也最有挑战性的阶段——编写控制器逻辑。在开始写代码之前建议你先做三件事作为准备把原理图里QSPI相关的每一根信号都背下来。不是让你背引脚号而是背信号的方向和功能——哪些信号是FPGA输出的哪些是双向的片选是低有效还是高有效Flash供电电压是多少。这些信息写代码的时候会反复用到。把你整理的信号对照表和XDC文件拿出来逐条核对一遍。管脚分配错一个后面所有的代码调试都是在浪费时间。读一遍Flash的Datasheet里关于指令集的部分。QSPI不是发一个0x03读指令那么简单它有一整套指令系统Read、Fast Read、Quad Output Fast Read、Page Program、Sector Erase、Chip Erase、Read Status Register、Write Enable等等每个指令都有自己的格式和时序要求。这一讲先不展开但你最好先有个概念。我个人在实际操作中的体会是原理图解读能力和工程搭建能力决定了FPGA开发的“下限”——下限越高代码调试时踩的坑越少。你现在花在阅读原理图、核对管脚上的时间将来写代码的时候都会加倍回报给你。下一个阶段等我们开始写QSPI控制器的状态机的时候你会感谢现在把原理图看得明明白白的自己。最后再分享一个小技巧把原理图文件、Flash Datasheet、管脚约束表这三份文档放在同一个文件夹里命名规则统一一些。项目做久了你会发现维护FPGA工程最痛苦的往往不是代码本身而是找文档找不到、对版本对不上。文档管理习惯好的工程师项目交付物总是干净利落这也是专业素养的一部分。