JESD204 ip核使用与例程分析（一）1. JESD204理解2. SerDes的时钟架构QPLL与CPLL核心差异对比为什么要这么灵活？时钟体系：协议同步的生命线三大核心时钟IP核的时钟介绍3. JESD204 与JESD204 PHY成对使用原因4. JESD204B建链流程4.1 同步机制详解同步机制的核心：SYSREF与LMFC确定性延迟的实现原理同步过程中的关键信号SYSREF触发同步CGS阶段过程如下：ILAS组码同步4. JESD204B IP核4.1 JESD204B IP核特点4.2 JESD204B IP核配置4.2.1 第一页4.2.2 第二页4.2.3 第三页4.2.4 第四页4.3 JESD204 PHY IP核配置4.3.1 第一页4.3.2 第二页1. JESD204理解JESD204B是一种针对ADC、DAC设计的传输接口协议。此协议包含四层：物理层：约束接口规范（SERDES CML），串化，线速率等。你要使用这个协议，你的电气接口、电气属性是什么样的。如JESD204B必须用SERDES接口，电瓶标准是CML。链路层：并性数据组帧（添加控制位，结束位），8B/10B编码，链路建立。传输层：链路建立之后，传输ADC的数据，以半字节为单位。应用层：用户解析ADC数据并使用。下图所示为JESD204 IP核例化为4通道接收器时与ADC芯片的应用，使用IP核后，用户只需要进行应用层逻辑开发：下图所示为JESD204 IP核例化为4通道发送器时与DAC芯片的应用：JESD204从发布开始至今有四个版本，分别为JESD204、JESD204A、JESD204B、JESD204C，目前使用最多的是JESD204B，各个版本之间的差异如下所示。其中支持确定性延迟是JESD204B的特点，JESD204B链路的确定性延迟定义为串行数据从发送器(ADX或FPGA)的并行帧数据输入传播至接收器(DAC或接收端FPGA)并行帧数据输出所需的时间。JESD204包含3种工作模式，如下所示。其中子类0是JESD204A的工作模式，不支持确定性延迟。子类1通过sysref和sync实现确定性延迟子类2通过sync实现确定性延迟。子类1的结构最为复杂，也是JESD204B使用最广泛的模式。子类1的框图如下所示，时钟芯片同时给发送端和接收端提供sysref和Device Clock，接收端和发送端通过sysref去产生与Device Clock同步的帧时钟和多帧时钟LMFC。在链路建立阶段接收端通过拉低SYNC信号，去同步多lane数据，具体细节在后文的JESD204B确定性延迟章节进行讲解。注意：上图的发送端可以是ADC或者FPGA，接收端可以是FPGA或者DAC，从而实现ADC或者DAC与FPGA的数据传输。不管是发送端还是接收端，主要包含Transport Layer、Scrambler、Link Layer、Physical Layer等几部分。物理层包含了完成高速并/串转换的SDRDES 模块，时钟及时钟数据恢复模块（CDR）。2. SerDes的时钟架构GT的收发器的时钟是非常灵活的，如下图GTX时钟架构：每个GTX的每个BANK有一个QUAD，有4个CHANNEL，也就是4个收发器。每个收发器有一个单独的PLL（锁相环）称为CPLL，这四个CHANNEL也组合为了一个QUAD，一个QUAD里面的4个CHANNEL有一个公共的PLL称为QPLL。每个PLL的参考时钟可以来自用户提供的差分时钟（有两路），但是需要经过IBUFDS_GTE2原语（不能使用通用的IBUFDS，区别在于IBUFDS_GTE2用于高速传输的参考时钟输入，IBUFDS用于低速传输的参考时钟输入）转单端，参考时钟也可以来自相邻的其他QUAD（南北各自有两路）。全部就是6个PLL的参考时钟来源可以选择，当然，也可以把本QUAD的时钟共享给相邻的其他QUAD。这些PLL产生的时钟就是串行化以后的数据的时钟频率，这个频率需要我们在JESD204 PHY IP核里面配置。这5个PLL的控制非常灵活，根据不同的配置和时钟路由组合，可以用于每个收发器（每lane、每差分对，说的都是一个意思）产生不同线速率，Rx和Tx也可以使用不同的时钟速率。一对SerDes的Rx和Tx也可以使用不同的线速率。QPLL与CPLL核心差异对比特性QPLLCPLL覆盖范围整个Quad内4个通道共享单个通道专用时钟生成能力支持更高线速率（如12.5Gbps），大于6G时选择适合中低速（如3-10Gbps）相位噪声更低（典型值0.3ps RMS）略高（典型值0.5ps RMS）功耗约200mW（全Quad共享）约150mW/通道（4通道共600mW）时钟同步性保证Quad内各个通道严格同步通道间可能存在微小相位差为什么要这么灵活？目的是为了适应多种场景。因为有时候4个通道用途和速度不一定相同，有时候还会使用比如8个同速收发器（如PCIe x8），就需要两个相邻的QUAD的参考时钟都需要同源。场景1：多通道同速率传输（JESD204B经典场景）案例：4通道ADC@6.25Gbps方案：启用QPLL优势：节省75%的PLL功耗（200mW vs 4×150mW），消除通道间时钟偏移场景2：混合速率传输（多协议共存）案例：2通道10G以太网 + 1通道PCIe Gen2方案：启用CPLL优势：允许各通道独立设置线速率，避免QPLL频率限制冲突时钟体系：协议同步的生命线三大核心时钟时钟类型作用典型来源Device Clock控制ADC/DAC采样以及FPGA的时钟，理解为并行数据的时钟，慢。外部时钟芯片Reference ClockSerDes的QPLL/CPLL的参考时钟，用于PLL生成线速率（线速率理解为串化后的数据时钟，快）。板载低抖动晶振LMFC协议层的逻辑同步时钟Device Clock分频生成IP核的时钟介绍refclk_n/p：这是CPLL或者QPLL的参考时钟Reference Clock，时钟频率在IP配置时设置。复位、sysref同步信号在该时钟域完成。axi_aclk：这是IP寄存器配置接口的AXI时钟，IP配置时默认100MHz。tx_core_clk / rx_core_clk：这是IP输出的时钟，是用户传输（并行L×32bit）数据的时钟。计算公式为：0.8 × Lanerate / 32Lanerate：线速率0.8：8b/10b编码32：每次接收每lane的bit数（解码后）3. JESD204 与JESD204 PHY成对使用原因JESD204 IP核（也叫JESD204 Link Layer IP）主要负责JESD204协议的数据链路层（Link Layer）功能，包括帧结构、字节对齐、同步、数据通道管理、协议控制等。JESD204 PHY IP核主要负责物理层（Physical Layer，PHY）功能，包括高速串行收发（SerDes）、8b/10b或64b/66b编码/解码、时钟恢复、均衡、信号完整性等。核心原因：JESD204协议本质上是高速串行通信协议，需要SerDes（串行器/解串器）硬件支持。PHY IP核封装了FPGA厂商针对SerDes的底层实现，保证高速数据的可靠传输和时钟恢复。4. JESD204B建链流程4.1 同步机制详解本节内容为IP自动化完成，了解即可，便可理解其完成"确定性延时"的原理。同步机制的核心：SYSREF与LMFCJESD204B子类1的确定性延迟（子类0 和 子类 2 没有 SYSREF 触发脉冲），本质上是依靠SYSREF与LMFC（Local Multi-Frame Clock，本地多帧时钟）的严格对齐来实现的。SYSREF：由时钟芯片同时提供给发送端和接收端的周期性脉冲信号，用于对齐双方的本地多帧时钟（LMFC）。LMFC：由Device Clock分频产生的多帧时钟，是JESD204B协议层进行数据对齐、同步和确定性延迟计算的时间基准。关键点：只有发送端和接收端的LMFC相位严格对齐，才能保证数据从发送端到接收端的传输延迟是确定且可重复的。确定性延迟的实现原理JESD204B的确定性延迟，是指串行数据从发送端并行帧数据输入，到接收端并行帧数据输出之间的固定延迟。其实现过程如下：SYSREF对齐LMFC：系统上电后，时钟芯片向发送端和接收端同时发送SYSREF脉冲，两端据此将各自的LMFC对齐到同一相位。链路建立：接收端拉低SYNCb请求同步，经过CGS和ILAS阶段完成链路建立。数据对齐：接收端将接收到的数据对齐到本地LMFC的边界，由于两端LMFC已对齐，数据在LMFC边界上的位置是确定的。固定延迟输出：接收端在固定的LMFC边界将数据输出给用户逻辑，从而保证每次上电、每次重同步后，端到端延迟都保持一致。