1. 脉冲同步法到底在解决什么问题数字IC设计里有一类问题平时写代码遇不到一旦遇到就让人头皮发麻信号从慢时钟域传到快时钟域或者从快时钟域传到慢时钟域采样结果完全不可预期。你仿真看着波形挺正常综合上板之后偶尔抽风查几天都查不出原因。这类问题十有八九出在跨时钟域处理上。脉冲同步法Pulse Synchronization就是专门对付其中一种场景的慢时钟域产生一个单周期脉冲需要传到快时钟域去用。注意这里的关键词——单周期脉冲。它不是电平信号不是持续多个周期的使能就是啪一下一个时钟周期就没了。如果你直接拿两级触发器去打拍快时钟域大概率根本采不到这个脉冲因为它太窄了。我见过不少初学者在这里翻车。他们学了跨时钟域用两级同步器这句话就以为所有跨时钟域信号都能这么处理。结果慢时钟域100MHz快时钟域200MHz慢域一个单周期脉冲宽度是10ns快域周期是5ns理论上能采到但实际因为相位关系、时钟抖动、布线延迟采样结果就是碰运气。更极端的情况慢域10MHz快域200MHz脉冲宽度100ns快域周期5ns看起来快域能采20个周期好像没问题但问题是你采到的可能是高电平的中间一段也可能采到上升沿附近的不稳定值而且你根本不知道这个脉冲在快域里应该持续几个周期。脉冲同步法要做的就是把慢时钟域的单周期脉冲可靠地转换成快时钟域的一个单周期脉冲。注意输出也是一个单周期脉冲不是拉高好几个周期。这个单周期进、单周期出的特性是脉冲同步法最核心的价值也是它区别于其他跨时钟域方案的地方。为什么需要这个举个实际场景。你在做一个SPI从机接口SPI时钟由主机提供可能很慢比如1MHz。你的系统时钟是100MHz。SPI主机发来一个字节在SPI时钟域产生一个接收完成脉冲一个SPI时钟周期宽。你需要把这个脉冲传到100MHz系统时钟域去触发后续的数据处理逻辑。如果你直接打两拍100MHz时钟在1MHz脉冲宽度内能采100次看起来能采到但问题是这个脉冲的上升沿和下降沿相对于系统时钟是异步的你采到的可能是高电平也可能采到亚稳态。而且你无法保证只产生一个系统时钟周期的脉冲——你可能连续好几个周期都采到高电平。脉冲同步法的经典实现思路是这样的在源时钟域用一个触发器把单周期脉冲转换成电平翻转信号。每来一个脉冲输出电平翻转一次。这个翻转信号是电平信号宽度足够可以被目标时钟域可靠采样。目标时钟域用两级触发器同步这个翻转信号然后对同步后的信号做边沿检测检测到跳变就输出一个单周期脉冲。这样源域一个脉冲目标域也出一个脉冲。这个思路听起来简单但里面有几个坑。第一个坑是脉冲间隔。如果源域脉冲来得太密翻转信号还没来得及被目标域采样并完成边沿检测下一个脉冲就来了翻转信号又翻回去了目标域可能完全看不到。所以脉冲同步法对源域脉冲的最小间隔有要求。第二个坑是复位处理。翻转信号在复位时应该是什么值如果源域和目标域复位不同步翻转信号的初始值可能导致目标域误判出一个脉冲。第三个坑是目标域时钟频率。如果目标域时钟比源域还慢那这个方法根本不适用因为翻转信号可能还没被采到就又翻了。我个人的经验是脉冲同步法最适合的场景是源域时钟频率低于目标域时钟频率且源域脉冲之间的间隔至少是目标域时钟周期的2到3倍以上。如果源域脉冲间隔太近就得考虑用握手协议或者异步FIFO了。下面这张表总结了脉冲同步法的适用边界条件要求原因源域脉冲宽度源时钟一个周期这是方法的前提目标域时钟频率高于源域时钟频率保证翻转信号能被采到源域脉冲最小间隔大于目标域同步延迟通常2-3个目标时钟周期防止翻转信号被漏采复位源域和目标域复位需协调防止复位期间误产生脉冲2. 翻转加边沿检测的实现细节2.1 源域翻转逻辑的写法源域的逻辑很简单就是一个触发器每个源时钟周期检查有没有脉冲输入有就翻转。Verilog写出来大概是这样reg toggle_reg; always (posedge src_clk or negedge src_rst_n) begin if (!src_rst_n) toggle_reg 1b0; else if (src_pulse) toggle_reg ~toggle_reg; end这段代码看起来没什么好说的但有一个细节值得注意toggle_reg的初始值。我习惯复位成0这样目标域同步后初始状态也是0边沿检测不会误触发。如果你复位成1目标域同步后看到的是1然后源域第一个脉冲来了翻转成0目标域检测到下降沿也能产生脉冲。两种都可以但关键是源域和目标域的复位要协调好别一个复位了一个没复位。还有一个容易忽略的点src_pulse的宽度。如果你能保证src_pulse严格是源时钟一个周期那上面的代码没问题。但如果src_pulse可能持续多个周期那toggle_reg就会翻转多次目标域可能产生多个脉冲。所以用这个方法之前一定要确认源域脉冲确实是单周期的。如果源域脉冲可能多周期你得先在源域做个边沿检测把它变成单周期。2.2 目标域同步与边沿检测目标域这边先把toggle_reg用两级触发器同步过来reg sync_meta, sync_reg; always (posedge dst_clk or negedge dst_rst_n) begin if (!dst_rst_n) begin sync_meta 1b0; sync_reg 1b0; end else begin sync_meta toggle_reg; sync_reg sync_meta; end end然后对sync_reg做边沿检测。因为是翻转信号每个脉冲都会导致一次跳变所以上升沿和下降沿都要检测reg sync_reg_dly; always (posedge dst_clk or negedge dst_rst_n) begin if (!dst_rst_n) sync_reg_dly 1b0; else sync_reg_dly sync_reg; end assign dst_pulse sync_reg ^ sync_reg_dly;这里sync_reg ^ sync_reg_dly就是边沿检测任何跳变都会产生一个目标时钟周期的脉冲。这个写法比单独检测上升沿或下降沿更简洁也更安全因为不管翻转信号往哪个方向翻都能检测到。但这里有一个时序陷阱sync_reg_dly是在目标时钟域对sync_reg打了一拍而sync_reg本身是同步后的信号。所以从toggle_reg变化到dst_pulse输出总共经历了三级触发器延迟sync_meta、sync_reg、sync_reg_dly。这意味着源域脉冲产生后目标域脉冲要等3个目标时钟周期才能出来。这个延迟是固定的可以接受但如果你做的是低延迟应用就得考虑这个3周期延迟。还有一个更隐蔽的问题如果源域脉冲间隔太短toggle_reg可能在目标域还没完成同步就翻了两次。比如toggle_reg从0翻到1目标域sync_meta刚采到1还没传到sync_reg源域又来个脉冲toggle_reg翻回0。目标域sync_meta采到0sync_reg还是1sync_reg_dly也是1结果dst_pulse可能产生一个窄脉冲或者根本不产生。这就是为什么前面强调源域脉冲间隔要足够大。2.3 脉冲间隔的定量计算那到底间隔要多大我们来算一下。假设目标域时钟周期为T_dst同步链有3级触发器sync_meta、sync_reg、sync_reg_dly。toggle_reg变化后需要经过3个目标时钟周期才能让dst_pulse输出。但为了保证可靠采样toggle_reg变化后至少要保持稳定2个目标时钟周期避免亚稳态传播再加上边沿检测的1个周期总共需要3个目标时钟周期。所以源域脉冲的最小间隔应该大于3 * T_dst。如果源域时钟周期为T_src那源域脉冲间隔至少是ceil(3 * T_dst / T_src)个源时钟周期。举个例子源域10MHzT_src100ns目标域100MHzT_dst10ns3 * T_dst 30ns小于T_src所以源域每个周期来一个脉冲都没问题。但如果源域100MHzT_src10ns目标域200MHzT_dst5ns3 * T_dst 15ns大于T_src所以源域脉冲间隔至少要2个源时钟周期。这个计算是保守估计实际项目中我一般会留一倍余量。如果源域脉冲间隔接近这个极限我会在仿真里专门跑一个压力测试让脉冲以最小间隔连续来看目标域能不能每个都正确输出。3. Testbench怎么写才能测出问题3.1 基本激励生成写Testbench最怕的就是激励太干净仿真过了上板挂了。脉冲同步法的Testbench我一般会覆盖以下几种场景第一种是常规间隔。源域脉冲每隔10个源时钟周期来一次目标域时钟是源域的2倍或4倍。这种场景用来验证基本功能。第二种是最小间隔。源域脉冲以计算出的最小间隔连续来比如每隔2个源时钟周期来一次。这种场景用来验证极限情况。第三种是随机间隔。用$random生成随机间隔跑几千个脉冲看目标域输出的脉冲数量是否和源域一致。第四种是复位场景。在脉冲传输过程中复位源域或目标域看输出是否会出现毛刺。Testbench的时钟生成很简单initial begin src_clk 0; forever #50 src_clk ~src_clk; // 10MHz end initial begin dst_clk 0; forever #5 dst_clk ~dst_clk; // 100MHz end注意这里源域10MHz目标域100MHz目标域是源域的10倍。这种比例下脉冲同步法工作得很舒服。3.2 脉冲计数与比对Testbench里最关键的是脉冲计数比对。源域每发一个脉冲计数器加一目标域每收到一个脉冲计数器加一。仿真结束时比较两个计数器是否相等。integer src_cnt, dst_cnt; always (posedge src_clk or negedge src_rst_n) begin if (!src_rst_n) src_cnt 0; else if (src_pulse) src_cnt src_cnt 1; end always (posedge dst_clk or negedge dst_rst_n) begin if (!dst_rst_n) dst_cnt 0; else if (dst_pulse) dst_cnt dst_cnt 1; end但这里有个问题目标域脉冲有延迟仿真结束时可能还有脉冲在同步链里没出来。所以比对之前要等足够长的时间确保所有脉冲都出来了。我一般会在发完最后一个脉冲后等100个目标时钟周期再比对。还有一个细节dst_pulse的毛刺。如果同步链设计不当dst_pulse可能出现窄脉冲。在Testbench里可以用一个简单的滤波逻辑来检测如果dst_pulse宽度小于目标时钟周期的一半就报错。不过更直接的方法是在波形里看或者用断言assertion检查。3.3 覆盖率收集如果项目要求覆盖率脉冲同步法的Testbench可以收集这些覆盖点源域脉冲间隔的分布最小间隔、最大间隔、平均间隔目标域脉冲输出延迟的分布复位场景的覆盖源域复位、目标域复位、同时复位脉冲数量的覆盖单个脉冲、连续脉冲、大量脉冲这些覆盖点用SystemVerilog的covergroup写起来很方便但如果只是自己验证用$display打印关键信息也够了。4. 实际项目里踩过的坑4.1 复位不同步导致的误脉冲这个坑我踩过两次。第一次是源域复位释放比目标域早toggle_reg在源域复位后变成0但目标域还在复位状态sync_reg和sync_reg_dly都是0。等目标域复位释放后sync_meta采到toggle_reg的0sync_reg也是0sync_reg_dly也是0dst_pulse 0 ^ 0 0没问题。但如果toggle_reg在源域复位后是1呢比如源域复位时toggle_reg被置1目标域复位释放后sync_meta采到1sync_reg变成1sync_reg_dly还是0dst_pulse 1 ^ 0 1误产生一个脉冲。解决办法有两个一是源域复位时toggle_reg置0目标域复位时sync_reg和sync_reg_dly都置0这样复位释放后不会产生跳变。二是加一个复位同步逻辑确保目标域复位释放时sync_reg和sync_reg_dly已经稳定。我一般用第一种简单可靠。4.2 目标域时钟比源域慢的情况有一次我偷懒没确认时钟频率关系直接用了脉冲同步法。结果源域100MHz目标域50MHztoggle_reg变化后目标域要2个时钟周期才能采到但源域脉冲间隔只有几个源时钟周期toggle_reg翻了好几次目标域完全跟不上。仿真波形里dst_pulse乱七八糟有时候一个脉冲都没有有时候连续好几个。这个问题的本质是脉冲同步法要求目标域时钟频率高于源域。如果目标域更慢翻转信号的变化速度超过了目标域的采样能力信息就丢了。这种情况下应该用脉冲展宽或者握手协议。脉冲展宽是在源域把单周期脉冲展成多个周期让目标域能采到握手协议是用请求-应答机制确保每个脉冲都被确认。4.3 综合工具优化掉同步链这个坑更隐蔽。有些综合工具看到sync_meta和sync_reg逻辑上是一样的都是对toggle_reg打拍可能会把其中一级优化掉。结果同步链变成一级亚稳态风险大增。解决办法是给同步触发器加keep或者dont_touch属性或者在代码里加一些综合工具无法优化的逻辑比如(* ASYNC_REG TRUE *)属性。在Xilinx的Vivado里可以这样写(* ASYNC_REG TRUE *) reg sync_meta, sync_reg;这个属性告诉工具这两个触发器是同步链不要优化也不要放在同一个slice里。Altera/Intel的Quartus里用(* altera_attribute -name SYNCHRONIZER_IDENTIFICATION FORCED_IF_ASYNCHRONOUS *)。4.4 边沿检测的毛刺边沿检测用异或门实现理论上很干净但如果sync_reg和sync_reg_dly的布线延迟差异很大异或门可能产生毛刺。这个毛刺在仿真里可能看不到但上板后可能被后续逻辑采到。解决办法是在dst_pulse后面再加一级触发器把毛刺滤掉reg dst_pulse_reg; always (posedge dst_clk or negedge dst_rst_n) begin if (!dst_rst_n) dst_pulse_reg 1b0; else dst_pulse_reg sync_reg ^ sync_reg_dly; end assign dst_pulse dst_pulse_reg;这样dst_pulse就是干净的寄存器输出宽度正好一个目标时钟周期。5. 和其他跨时钟域方案的对比5.1 脉冲同步法 vs 两级触发器直接打拍两级触发器直接打拍是最简单的跨时钟域方案但它只适用于电平信号不适用于单周期脉冲。如果你用两级触发器直接同步单周期脉冲目标域可能采到高电平也可能采不到取决于相位关系。而且即使采到了输出可能是多个周期的高电平不是单周期脉冲。脉冲同步法通过翻转加边沿检测保证了单周期进、单周期出这是它比直接打拍强的地方。但代价是增加了逻辑资源而且对脉冲间隔有要求。5.2 脉冲同步法 vs 握手协议握手协议是更通用的跨时钟域方案适用于任何信号包括脉冲、电平、数据。它的原理是源域发请求目标域收到后发应答源域收到应答后才发下一个请求。握手协议的优点是可靠不受时钟频率关系限制缺点是延迟大吞吐量低。脉冲同步法的优点是延迟小固定3个目标时钟周期吞吐量高只要脉冲间隔够大缺点是只适用于单周期脉冲且要求目标域时钟更快。选择哪个取决于你的应用场景。如果脉冲间隔大、延迟要求高用脉冲同步法如果脉冲密集、可靠性要求极高用握手协议。5.3 脉冲同步法 vs 异步FIFO异步FIFO适用于数据传输不适用于单个脉冲的跨时钟域。如果你要传的是数据用异步FIFO如果只是传一个触发信号用脉冲同步法。异步FIFO的资源开销比脉冲同步法大得多而且设计复杂度也高。我一般的原则是能用电平同步就不用脉冲同步能用脉冲同步就不用握手能用握手就不用FIFO。越简单的方案越不容易出问题。下面这张表对比了几种方案方案适用信号目标域时钟要求延迟资源开销可靠性两级触发器电平无2周期极低中脉冲同步法单周期脉冲高于源域3周期低高握手协议任意无多周期中极高异步FIFO数据无多周期高极高6. 一些实战中的优化技巧6.1 用同步复位还是异步复位脉冲同步法的复位我一般用异步复位、同步释放。异步复位保证复位立即生效同步释放避免复位释放时的亚稳态。具体写法是在每个时钟域加一个复位同步器reg rst_sync1, rst_sync2; always (posedge clk or negedge rst_n) begin if (!rst_n) begin rst_sync1 1b0; rst_sync2 1b0; end else begin rst_sync1 1b1; rst_sync2 rst_sync1; end end然后用rst_sync2作为该时钟域的复位信号。这样源域和目标域的复位释放都是同步的不会出现一个先释放一个后释放的问题。6.2 加断言检查脉冲间隔在Testbench里加一个断言检查源域脉冲间隔是否满足最小要求property p_min_interval; (posedge src_clk) disable iff (!src_rst_n) src_pulse |- ##[1:MIN_INTERVAL] !src_pulse; endproperty assert property(p_min_interval) else $error(Pulse interval too small!);这样如果激励生成时不小心违反了间隔要求仿真会直接报错不用等到波形里去找问题。6.3 用形式验证检查同步链如果项目支持形式验证可以用形式工具检查同步链的亚稳态传播。比如用JasperGold或者VC Formal设置toggle_reg为自由变量检查dst_pulse是否总是单周期脉冲。形式验证能覆盖仿真覆盖不到的场景特别是极端相位关系。6.4 综合后的时序检查综合完成后要检查同步链的时序。特别是sync_meta到sync_reg的路径要确保没有组合逻辑延迟尽量小。如果工具报告这条路径的时序违例说明同步链可能被优化或者布线太差需要加约束或者调整代码。我一般会在综合脚本里加这样的约束set_max_delay -from [get_pins sync_meta_reg/Q] -to [get_pins sync_reg_reg/D] 0.5 set_false_path -from [get_clocks src_clk] -to [get_clocks dst_clk]第一条约束限制同步链的延迟第二条告诉工具源域和目标域是异步的不用做时序分析。但set_false_path要慎用如果源域和目标域之间有数据路径set_false_path可能导致数据路径不被分析出问题。6.5 低功耗场景的考虑如果项目有低功耗要求脉冲同步法的翻转信号可能会在源域和目标域之间产生不必要的翻转功耗。可以在源域加一个门控只有在需要传输脉冲时才让toggle_reg工作。不过这样会增加逻辑复杂度一般项目里不太需要。7. 一个完整的可综合代码示例把前面的内容整合一下给出一个完整的脉冲同步法模块module pulse_sync ( input wire src_clk, input wire src_rst_n, input wire src_pulse, input wire dst_clk, input wire dst_rst_n, output wire dst_pulse ); // 源域翻转逻辑 reg toggle_reg; always (posedge src_clk or negedge src_rst_n) begin if (!src_rst_n) toggle_reg 1b0; else if (src_pulse) toggle_reg ~toggle_reg; end // 目标域同步链 (* ASYNC_REG TRUE *) reg sync_meta, sync_reg; always (posedge dst_clk or negedge dst_rst_n) begin if (!dst_rst_n) begin sync_meta 1b0; sync_reg 1b0; end else begin sync_meta toggle_reg; sync_reg sync_meta; end end // 边沿检测 reg sync_reg_dly; always (posedge dst_clk or negedge dst_rst_n) begin if (!dst_rst_n) sync_reg_dly 1b0; else sync_reg_dly sync_reg; end // 输出寄存滤毛刺 reg dst_pulse_reg; always (posedge dst_clk or negedge dst_rst_n) begin if (!dst_rst_n) dst_pulse_reg 1b0; else dst_pulse_reg sync_reg ^ sync_reg_dly; end assign dst_pulse dst_pulse_reg; endmodule这个模块可以直接用在项目里。注意几个点toggle_reg复位为0sync_meta和sync_reg加了ASYNC_REG属性dst_pulse_reg是寄存器输出。这些细节看起来小但决定了模块能不能稳定工作。Testbench可以这样写module tb_pulse_sync; reg src_clk, src_rst_n, src_pulse; reg dst_clk, dst_rst_n; wire dst_pulse; pulse_sync u_pulse_sync ( .src_clk (src_clk), .src_rst_n (src_rst_n), .src_pulse (src_pulse), .dst_clk (dst_clk), .dst_rst_n (dst_rst_n), .dst_pulse (dst_pulse) ); // 时钟生成 initial begin src_clk 0; forever #50 src_clk ~src_clk; end initial begin dst_clk 0; forever #5 dst_clk ~dst_clk; end // 脉冲计数 integer src_cnt, dst_cnt; always (posedge src_clk or negedge src_rst_n) begin if (!src_rst_n) src_cnt 0; else if (src_pulse) src_cnt src_cnt 1; end always (posedge dst_clk or negedge dst_rst_n) begin if (!dst_rst_n) dst_cnt 0; else if (dst_pulse) dst_cnt dst_cnt 1; end // 激励 initial begin src_rst_n 0; dst_rst_n 0; src_pulse 0; #200; src_rst_n 1; dst_rst_n 1; #200; // 发10个脉冲间隔10个源时钟周期 repeat (10) begin (posedge src_clk); src_pulse 1; (posedge src_clk); src_pulse 0; repeat (9) (posedge src_clk); end // 等目标域处理完 #2000; // 比对 if (src_cnt dst_cnt) $display(PASS: src_cnt%0d, dst_cnt%0d, src_cnt, dst_cnt); else $display(FAIL: src_cnt%0d, dst_cnt%0d, src_cnt, dst_cnt); $finish; end endmodule这个Testbench跑下来如果src_cnt和dst_cnt相等说明脉冲同步法工作正常。如果不相等就要查波形看是哪个脉冲丢了或者多了。8. 最后再聊几句实际体会脉冲同步法这个电路看起来简单但真正写好、用对需要对这些细节有感觉复位怎么处理、脉冲间隔怎么算、同步链怎么约束、Testbench怎么覆盖。我刚开始学的时候觉得两级触发器打拍就完事了后来踩了坑才知道跨时钟域处理没有一招鲜每个方案都有它的适用边界。实际项目中我一般会先画一个时钟域框图标出所有跨时钟域的信号然后逐个决定用哪种方案。单周期脉冲用脉冲同步法电平信号用两级触发器数据用异步FIFO控制信号用握手协议。这个分类做好了后面写代码就是按部就班的事。还有一点跨时钟域的信号一定要在代码里标注清楚比如加注释或者用命名区分。我习惯在信号名后面加_cdc后缀比如src_pulse_cdc、dst_pulse_cdc这样一看就知道是跨时钟域信号review的时候不容易漏掉。最后仿真通过不代表上板没问题。跨时钟域的问题很多是概率性的仿真跑一万次可能都碰不到上板跑一天就出一次。所以有条件的话尽量用形式验证或者上板做长时间压力测试。我现在的习惯是任何跨时钟域模块仿真通过后都要跑至少24小时的压力测试确认没有偶发错误才敢交付。