适用范围STM32F429xx / STM32H743xx内置以太网 MAC通过 RMII 总线连接 LAN8720A / LAN8720Ai / LAN8742A 系列 10/100M PHY1、RMII总线介绍RMIIReduced Media Independent Interface把 MII 的 16 根数据/控制信号压缩到 7 根代价是时钟从 25MHz 提高到 50MHz、数据位宽从 4bit 降到 2bit50MHz × 2bit 100Mbps。整个接口可以分成 4 组分组信号方向说明① 数据通道TXD0 / TXD1 / TX_ENRXD0 / RXD1 / CRS_DV / RX_ER双向分组50MHz 源同步并行总线是布线的核心② 基准时钟REF_CLK (50MHz)PHY → MCU推荐全局采样基准最关键的一根线③ 管理通道MDC / MDIOSMI双向MDC 单向仅用于读写 PHY 寄存器≤2.5MHz属于低速信号④ 控制与配置nRST / nINT(或 REFCLKO) / MODE[2:0] / PHYAD0 / nINTSEL / REGOFFMCU → PHY上电与运行控制多为 GPIO有锁存行为2、RMII 时序总线等长要求RMII 是源同步source-synchronous单沿SDR接口所有信号在 REF_CLK 的上升沿被采样每个时钟周期传 2 个 bit。时钟周期 T50MHz等长规则是低成本买保险不是救命稻草——按 ±2.5mm 做并不会更难但别指望靠等长解决真正的故障真正会让 RMII 挂掉的是阻抗不连续导致的反射/振铃、串扰、参考平面断裂、REF_CLK 抖动过大、电源噪声、PHY 配置脚被误锁存如果你遇到的是能 link 但大量丢包/CRC 错误99% 不是等长问题而是信号完整性与时钟抖动问题。3. 分组布线规则总表分组阻抗等长要求间距过孔端接 / 其他REF_CLK50MHz 基准时钟50Ω ±10%作为基准走线尽量短目标 40mm≥ 3W两侧包地0最多 2源端串阻 33Ω22~47Ω 可调预留位号RX 组RXD0/1、CRS_DV、(RX_ER)50Ω ±10%组内 ±2.5mm整体与 REF_CLK ≤ ±12.7mm组内 ≥ 2W组外 ≥ 3W≤ 2同层同组并行禁止跨平面分割TX 组TXD0/1、TX_EN50Ω ±10%组内 ±2.5mm整体与 REF_CLK ≤ ±12.7mm同上≤ 2TX 组与 RX 组之间无需等长方向不同SMIMDC、MDIO不强制无所谓与 RMII 高速组 ≥ 3W禁止长距离平行不限MDIO 上拉 1.5kΩ~10kΩMDC 可串 33Ω控制nRST、nINT、LED不强制无所谓远离 REF_CLK / 差分对不限nRST 上拉 10kΩnINT 上拉 10kΩ开漏关于 3W 规则3W 线间距 ≥ 3 倍线宽可把串扰控制在约 −30dB 以下。对 RMII 这种 3.3V CMOS 单端信号这一条比等长重要得多——因为 50MHz 方波的谐波能量延伸到数百 MHz很容易耦合进相邻的高阻抗 RX 线。