USB 2.0 就这么点速率信号完整性仿真到底要不要做评审会上有人这么问的时候旁边立刻就有人接话USB 2.0 嘛全速 480M线拉直了就行能有多大事。我第一次听到这个说法没吭声后来那个项目在试产阶段被大约 5% 的枚举失败率结结实实教育了一顿——出问题的不是那对拉直了的差分线而是通道里一颗谁都没建模的 USB 开关芯片外加一个没人仿过的握手阶段。先把最基础的概念对齐因为这一步错了后面全错480 Mbps 不是全速它是 High Speed中文叫高速USB 2.0 定义的 Full Speed全速只有 12 Mbps再往下还有 1.5 Mbps 的 Low Speed低速。三档速率在规范里是三个电气特性完全不同的世界边沿速率差了两个数量级对信号完整性仿真的要求也完全不在一个量级上。把这三档混在一起讨论要不要仿真基本等于没讨论。下面这些是我做完几个 USB 2.0 相关项目之后攒下来的流程、参数和踩坑记录从通道怎么切分、模型怎么挑、激励怎么设一直写到眼图和 TDR 怎么判、仿真结果跟实测怎么对标。刚接手 USB 2.0 走线、第一次要跑通道仿真的人可以照着流程走已经能跑出漂亮眼图、但被仿真过了、量产不过折磨过的老手可以直接跳到第 3 章和第 6 章那两章是我认为最容易出系统性偏差的地方。1. 三档速率背后的真实仿真需求差异1.1 用边沿时间倒推你需要扫到多高的频率选仿真频率上限这件事别凭感觉用一个经典公式倒推信号有效带宽约等于 0.35 除以边沿时间10%~90%。高速模式的发送边沿在几百皮秒量级取 500 ps 代入得到约 700 MHz再按工程惯例取 3 到 5 倍做谐波覆盖扫到 2.1 GHz 到 3.5 GHz 是比较稳妥的区间。全速模式边沿在 4 到 20 ns 量级就算按最快的 4 ns 算有效带宽也就 87.5 MHz扫到 500 MHz 已经绰绰有余。低速模式边沿更慢扫到 100 MHz 都算奢侈。单位间隔UI也是必须记住的数字480 Mbps 对应 2.083 ns12 Mbps 对应 83.33 ns。这两个数会在设置码型长度、计算时间窗口、换算抖动的时候反复用到。奈奎斯特频率是码率的一半高速模式下就是 240 MHz所以线缆插损、连接器带宽这些指标至少要按 240 MHz 去看而不是按480M这个数字本身去看。模式速率UI奈奎斯特典型边沿建议扫频上限首要风险Low Speed1.5 Mbps667 ns0.75 MHz几十纳秒100 MHz上拉分压、过冲、EMIFull Speed12 Mbps83.33 ns6 MHz4~20 ns500 MHz电压门限、反射、共模High Speed480 Mbps2.083 ns240 MHz约 500 ps2~3.5 GHz损耗、端接切换、抖动顺便把全速和低速的判据说清楚因为很多人拿眼图模板去套全速那是套不上的。全速/低速用的是电压门限驱动器输出高电平至少要 2.8 V、低电平不高于 0.3 V接收端识别门限是 VIH 2.0 V、VIL 0.8 V。所以全速的合格判定是看波形有没有在门限交叉点附近出现毛刺、有没有因为反射把边沿顶回门限以内而不是看眼图张开多少。高速才用眼图模板。1.2 没有均衡加上位填充最坏码型其实是有边界的这是我最想让人记住的一条USB 2.0 高速模式既没有发送端预加重也没有接收端均衡CTLE、DFE 那些东西是后面几代协议才引入的。这意味着通道损耗造成的码间干扰完全靠通道本身硬扛模型里少一个结构眼图就会比实测乐观。但反过来也有好消息。高速模式用 NRZI 编码加位填充连续 6 个 1 之后必然强制插入一个 0也就是说最长的不变沿被限制在 6 到 7 个位时间以内。这直接决定了你不需要跑那种 2 的 15 次方减一长度的超长伪随机码型127 位PRBS7通常就够覆盖真实的最坏情况。我见过有人在仿真里手工塞一段二十几个连续的 1 去看眼图然后得出这个通道不能用的结论——那是伪结论真实链路里这种码型根本不会出现因为编码层不允许。1.3 握手阶段没仿真过眼图再漂亮也可能不枚举还有一件被严重低估的事USB 2.0 上电之后不是直接以 480 Mbps 跑的。设备先在低速或全速域里用 D 上一颗 1.5 kΩ 上拉低速设备接在 D- 上让主机识别到自己然后进入 chirp 握手发一串 chirp K主机回 K-J-K-J 序列双方确认之后才切换到高速模式。这个过程中设备端的 1.5 kΩ 上拉要断开两端各自挂上 45 Ω 对地端接切换是有时序的。问题就出在这里1.5 kΩ 上拉和线缆、走线电容构成的 RC 时间常数、端接切换瞬间的电流冲击、切换时序偏早或偏晚这几样东西在纯高速的数据眼图里一点都看不到。我碰到过的最难查的一类问题就是眼图漂亮、示波器上数据也没问题、但插拔的时候有百分之一二不认最后定位到端接切换时间不在规范窗口内。我的做法是给握手阶段单独建一个场景用全速的驱动模型加上可控的端接开关仿真上电到高速切换完成后头几个微秒的波形重点看 D 上的电平爬升时间和端接切换点的过冲。这一步花不了多少时间但能挡掉一批很难复现的间歇性故障。2. 把通道切成能建模的几段2.1 芯片和封装别只丢一个 IBIS 就开跑通道建模的第一段是片内的驱动器、接收器和封装。驱动器通常用芯片厂商给的 IBIS 模型接收器可以直接用 IBIS 的输入模型也可以用一个差分比较器加容性负载近似。高速模式下两端各在自己的 D、D- 上挂 45 Ω 对地端接从驱动器看出去是 90 Ω 的差分负载这个端接模型必须建进去否则反射量级会算错。封装模型是最容易被整个省掉的一段也是我踩过次数最多的一段。500 ps 的边沿配上 1 到 2 nH 量级的封装电感和零点几皮法的球焊电容在波形上会形成可见的振铃和边沿钝化。有些 IBIS 模型已经把封装以 RLC 网络的形式打包在模型内部模型里的 package 段有些则要你手动串进去。判断方法很简单把模型文件打开看有没有对应的封装段没有就找厂商要封装参数。手动串的时候至少要有每条线的自感、自阻有条件的话把相邻信号之间的耦合电感和耦合电容也加上——片内出线的耦合在高速下并不小。2.2 PCB 走线90 Ω 这件事和过孔的实际分量板级部分的核心指标是差分阻抗 90 Ω规范给的容差是 ±15%但板厂通常按 ±10% 控制我们做设计时一般内控到 ±8% 以内留出叠层公差和蚀刻公差的余量。单端角度就是 45 Ω 左右对地。差分对内的长度失配我个人习惯控制在 5 mil 以内这个尺度换算成时间偏差不到 1 ps对 2.083 ns 的位宽来说完全可以忽略但对内等长做得更严格一点其实是为了共模转换和 EMI不是为了眼图。关于过孔这里有个反直觉的结论USB 2.0 高速模式下过孔残桩stub基本上不是问题。算一下就知道——FR4 里信号速度大约 150 mm/ns在 720 MHz三次谐波处波长约 208 mm四分之一波长谐振需要约 52 mm 的残桩。实际板子上残桩长度是 1 到 3 mm 量级对应的谐振点跑到十几 GHz 去了跟你的关注频段差得很远。所以别把后面几代协议的过孔背钻、残桩优化那一套无脑搬到 USB 2.0 上来那是钱花在看不到收益的地方。真正该花心思的是参考平面的完整性尤其是连接器下方和 escape 区域。回流路径一旦被割裂差分对的两条线就会看到不同的回流阻抗直接产生共模转换。我遇到过的 USB 2.0 辐射超标案例里绝大部分不是差分线本身走得多差而是某个换层过孔旁边没有伴随地过孔或者参考平面在电源分割区上方被切开了一道口子。2.3 连接器和线缆最容易被估掉的一段线缆是决定成败的一段。高速和全速的线缆长度上限都是 5 m低速是 3 m。USB 线缆的传播延迟大约 5.2 ns/m5 m 就是 26 ns 左右。在 240 MHz 处5 m 线缆的插入损耗是眼图闭合的主要贡献项之一用每米多少 dB这种估算方式代替真实 S 参数误差可能有好几个 dB方向还可能是乐观的。正确做法是拿到线缆厂商的 S 参数文件一般四端口或八端口触石文件。拿不到就自己测矢量网络分析仪加一套合适的测试夹具测完把夹具去嵌掉。去嵌这件事一定要认真做夹具本身的损耗和反射会污染整个结果尤其是短样品的场合。连接器建议用三维电磁场求解器提取主要原因不是损耗而是阻抗不连续和共模特性。连接器内部的引脚长度、屏蔽壳接地方式、插合区域的几何突变这些靠手工估参数根本估不准。提取的时候把外壳和屏蔽层的接地方式一起建进去因为在很多设计里屏蔽层是两端都接地还是单端接地直接决定共模电流有没有回流路径也直接决定辐射测试能不能过。2.4 通道里串了 USB 开关芯片建模方式要变现在很多设计会把 USB 口复用到调试口或者内部设备上中间串一颗 USB 开关多路复用芯片。这颗芯片必须进通道模型而且不能只用导通电阻糊弄过去。开关的导通电阻会直接在差分对里串一个电阻让 TDR 曲线在对应位置出现一个台阶开关的结电容和关断电容跟走线电感构成低通带宽被压下来之后眼图会整体闭合更麻烦的是导通电阻的平坦度——如果它随共模电压变化还会引入非线性这时候单靠统计眼图基于线性时不变假设就会偏乐观。我这边的做法是选型阶段先看数据手册里的 -3 dB 带宽和导通电阻平坦度把明显不够的筛掉仿真阶段优先找厂商要 S 参数退而求其次用导通电阻加结电容的等效电路然后把两种模型的结果对比一次看差距有多大。如果开关就在连接器旁边那它的影响会被 5 m 线缆的损耗掩盖一部分如果它紧挨着芯片放在走线中段影响就很明显了。3. IBIS 与 S 参数模型本身带来的系统性误差3.1 IBIS 模型三大失真来源IBIS 模型的问题是能用但用得不对就会系统性地偏离。第一类失真是只给了典型工艺角typ没有快慢角fast/slow。高速驱动器的上升下降时间、输出阻抗在不同工艺角下差异不小只看典型角得到的眼图余量通常偏乐观。我的习惯是至少跑 typ 加一个最差角比较两者眼高差异如果差异超过 20%说明这个通道对工艺敏感得在设计上再留余量。第二类失真是 V-t 表的采样密度和边沿覆盖。IBIS 里的电压-时间表是分段线性的如果采样点太稀仿真出来的边沿会呈现明显的折线看起来很规整实际上丢掉了真实的振铃细节。更糟的是有些模型给的边沿只覆盖到 20%~80% 区间剩下靠外推这在高速模式下误差很大。判断方法拿模型跑一个理想负载下的波形跟数据手册上的边沿波形对照形状对不上就别往下走了直接找厂商换模型。第三类失真是状态切换的处理。高速驱动器的端接是可以在不同状态间切换的IBIS 对这类多状态模型的支持程度参差不齐有些模型把端接简化成一个固定电阻切换过程中的瞬态就被抹掉了。前面说的握手阶段仿真就特别容易在这里出问题。条件允许的话关键场景用晶体管级模型或者厂商提供的加密网表复算一遍只算几个最关心的场景成本可控。3.2 S 参数的归一化、去嵌和时间窗口拿到 S 参数之后第一件事是看端口数和端口顺序。差分通道可以给成单端四端口两条线各一个端口参考地各一个端口也可以给成差分二端口。这两种形式之间的换算要注意归一化阻抗单端端口通常归一化到 50 Ω差分端口有的归一化到 100 Ω有的归一化到 90 Ω。级联的时候归一化不一致结果会整体偏掉而且偏得不明显很容易蒙混过关。第二件事是确认去嵌有没有做过、做到什么程度。测试夹具的去嵌方法有好几种双段直通法2x-thru、传输线去嵌、以及基于时域反射的夹具移除各有适用条件。从厂商那里拿到的 S 参数不一定已经去嵌过最好问清楚参考面在哪里否则你会在自己的通道里额外叠上一段夹具。第三件事最容易被忽略跟时间窗口有关。S 参数的最大时间窗口等于频率步长的倒数也就是 Δf 越小窗口越长。举个例子如果频点步长是 10 MHz时间窗口只有 100 ns而 480 Mbps 下的 PRBS7 码型长度是 127 乘以 2.083 ns约 265 ns。窗口不够卷积的时候码型会被截断眼图里会出现看起来像码型相关的异常塌陷让人误以为通道有问题。所以频点步长至少要满足1 除以步长大于码型总长度加足够的裕量。按 265 ns 算步长要小于约 3.8 MHz实操里我会取 1 到 2 MHz。3.3 无源性和因果性检查假振铃的源头非无源或者非因果的 S 参数在时域卷积时会凭空造出能量表现出来就是眼图里出现不该有的振铃或者塌陷严重的时候还会让瞬态求解器直接发散。这类问题通常来自带外外推很多提取工具在频段边缘之后用有理函数拟合外推如果拟合阶数选得不好很容易在低频或者超高频出现能量增益。用 Python 阵地里常用的那个开源射频库做检查很快几行代码就能把无源性和基本合理性过一遍import skrf as rf ntwk rf.Network(usb_channel.s4p) print(ntwk.nports, ntwk.frequency.npoints) # 无源性检查不同版本的函数名有差异先用 help() 或 dir() 确认 ntwk.passivity_test() # 重新归一化之后另存一份避免级联时端口阻抗不一致 ntwk.renormalize(100) ntwk.write_touchstone(usb_channel_renorm.s4p)注意函数名和参数在不同版本之间有变化别照抄先确认自己环境里的接口再决定用哪个替代。如果检查出来不无源优先怀疑带外外推其次怀疑提取时的端口设置。处理办法是把高频段截掉一部分重新做有理拟合或者干脆用截断后的频段做时域卷积——反正 USB 2.0 只关心到 3 GHz 附近没有必要为了保住 20 GHz 的数据而牺牲时域的正确性。4. 激励设置与求解器收敛的实战细节4.1 码型怎么选抖动怎么加前面说了 PRBS7 通常够用但有一个前提码型要符合编码约束。有条件的话直接用工具里自带的编码选项生成符合 NRZI 加位填充规则的码型比手工塞伪随机码更接近真实。码型跑多少帧合适127 位一帧约 265 ns跑几千帧就是几百微秒对统计眼图来说样本量已经很足了。逐比特仿真跑几千帧会很慢这时候可以先用短码型定位问题再用长码型验证。抖动要单独加。发送端的总抖动、随机抖动和确定性抖动在规范里都有上限仿真时按规范上限叠加等于给自己留一个最差情况的锚点。确定性抖动里周期性抖动和占空比失真这两项在 USB 2.0 里通常来自参考时钟的串扰如果板上有一颗 24 MHz 或者 48 MHz 的时钟源离差分线很近值得在仿真里单独建一个场景。接收端用浴盆曲线看误码率到 1 乘以 10 的负 12 次方比只看眼图开度更接近实际链路的表现。4.2 频率上限、时间步长和点数之间的三角关系这三者的关系很多人是靠感觉调的其实有明确的换算关系。时间步长要小于边沿时间的二十分之一500 ps 边沿对应不超过 25 ps我会取 10 到 20 ps。频率上限按前面的 0.35 除以边沿时间乘 3 到 5 倍来定。频域点数和时间窗口的关系前面讲过不再重复。三者的约束是相互耦合的扫频上限越高需要的点数越多文件越大级联和卷积越慢。所以最省事的办法是先按最小可行配置跑通再往上加频段看结果是否收敛收敛了就不用再加。有个细节值得说如果 S 参数只覆盖到 1 GHz而仿真需要 3 GHz工具通常会用某种外推补上。这时候一定要看外推段的质量最好把 1 GHz 处的插损和相位跟实测数据对一下。外推出来的损耗继续往上长看起来合理实际相位可能已经错了表现出来就是上升沿形状失真眼图反而更开制造出虚假的乐观结论。4.3 瞬态跑不起来时的排查顺序仿真不收敛是高频痛点尤其是把晶体管级模型和长通道拼在一起的时候。我总结的排查顺序是这样的按顺序走基本能定位到原因。第一步查模型。IBIS 的 V-t 表如果出现电压非单调、斜率为负、或者两个采样点时间相同的情况求解器会卡在某个时间点上不动。S 参数如果是非因果的卷积同样会炸。这一步可以用前面提到的无源性检查加一个简单的直流外推验证搞定。第二步放开时间步长限制。别用求解器的自适应步长显式指定最大步长。SPICE 语法里最大步长是瞬态分析语句的第四个参数.option reltol1e-3 abstol1e-12 vntol1e-6 gmin1e-12 .option methodgear maxord2 .tran 1p 300n 0 20p第三步换积分方法。梯形法精度高但对不连续点容易产生数值振荡齿轮法Gear更稳但会引入数值阻尼会让振铃看起来比实际小。我的用法是先用齿轮法把问题跑通再切回梯形法对比一次两次结果差异大说明模型里有不连续需要回头查。第四步检查电路拓扑本身。用理想电压源直接驱动一个纯电容负载或者把两个理想电压源直接并联这些在物理上就不成立的结构会让求解器无解。在节点上加一个皮法量级的对地电容、用一个小电阻代替理想源直接连容性负载往往就能解开。第五步才是放宽收敛容差。把相对容差从千分之一放宽到百分之一能救回一部分超长的通道仿真但一定要用收紧容差的结果交叉验证一次确认放宽没有改变结论。4.4 统计眼图和逐比特仿真各自能信到什么程度统计眼图基于线性时不变假设加峰值失真分析速度极快适合大量扫参数——走线长度、叠层、连接器型号、线缆长度这些维度组合起来几十上百个算例逐比特跑根本跑不完。USB 2.0 高速模式没有均衡通道本身基本是线性的统计眼图的可信度相对高一些。但有两个例外必须用逐比特一是涉及端接切换的场景比如握手阶段二是通道里有明显非线性器件比如前面提到的开关芯片或者带钳位二极管的保护器件。这两种情况下线性假设不成立统计眼图会给出偏乐观的结果。我的习惯是扫参阶段全用统计眼图方案收敛之后对最差的两三个组合做逐比特复算两次结果一致才签字。5. 结果判读眼图、TDR 和共模三件套5.1 眼图模板本质是禁止区位置不同模板不同规范里的眼图模板是一块禁止区不是一条需要够到的目标线。把模板叠到眼图上要求所有的波形轨迹都不进入这块区域。这里最容易犯的错是一个模板套所有测试点近端测试点和远端测试点用的模板不一样主机侧端口和设备侧端口的模板也可能不同全速和高速的判据更是完全两套。工程上大家嘴里常说的眼宽 0.7 个 UI之类的说法是高速模式遥远端模板量级上的民间简化具体坐标一定要从规范原文或者公司内部的合规清单里拷出来别凭记忆画。我见过有人凭印象画了个模板结果把本来合格的通道判成不合格白白改了一版叠层。保守的工程做法是在规范模板的基础上再留 20% 到 30% 的余量把余量当作工艺波动和批次差异的缓冲。看眼图我习惯分三步。第一步看张开度眼高眼宽是否满足模板加余量。第二步看交叉点位置和交叉点附近的斜率交叉点偏移说明占空比失真斜率偏缓说明上升时间被通道吃掉了。第三步看抖动分布的形态如果眼图的左右边界呈现明显的双峰或者多峰基本可以确定存在确定性的反射源这时候去翻 TDR 曲线找那个位置通常一找一个准。5.2 TDR 仿真设置决定分辨率差分 TDR 仿真的关键是激励上升沿的选择。TDR 的空间分辨率由上升沿决定沿越陡能分辨的不连续越细。仿真时用 50 到 100 ps 的上升沿比较合适如果是跟实测对标必须用实测 TDR 模块的实际上升沿否则两条曲线形状对不上你会误以为模型错了。在频域工具里跑 TDR一般用阶跃源加差分端口重点看几件事整条通道的阻抗是否在 90 Ω 上下波动、波动幅度是否在容差内、以及阻抗台阶出现在哪个位置。台阶位置对应具体结构——连接器、开关芯片的导通电阻、参考面断裂、端接位置都可以通过位置反推。这里有个认知上的边界TDR 只能看到不连续看不到损耗。一条插损很大但阻抗非常均匀的通道TDR 曲线会非常漂亮眼图却一塌糊涂。所以 TDR 和插损、眼图必须配合看缺一不可。5.3 别只看差分队共模转换才是 EMI 的源头很多人做完仿真只看差分插入损耗和差分眼图把差分转共模的传输系数完全忽略了。USB 2.0 的辐射问题绝大多数来自共模电流而共模电流的产生源头就是差分转共模转换。这个转换主要来自三个地方差分对内的长度失配、参考平面的不连续、连接器内部结构的不对称。仿真时把差分转共模的传输系数和共模到共模的传输系数一起看重点关注 240 MHz 及其奇次谐波附近有没有尖峰。如果发现某个频点有明显尖峰先查那个频点对应的物理尺寸——通常是某段走线的长度或者某个结构的谐振。我处理过的一个案例是连接器下方参考平面开槽导致 480 MHz 附近共模转换突然变大改掉开槽之后辐射余量直接回来了 6 dB 以上。6. 从仿真到实测的对标与踩坑记录6.1 仿真和实测对标的最小流程对标顺序很重要从容易对上的开始。第一步对 TDR因为它对模型误差最不敏感阻抗曲线的形状基本由几何决定对不上说明叠层参数或者连接器模型有问题。第二步对插入损耗这一步能暴露介质损耗参数设置是否合理FR4 的损耗角正切在不同频率下并不是常数很多工具默认用固定值高频段会偏乐观。第三步才对眼图因为眼图受驱动器模型、抖动设置、码型等多重因素影响对不上的时候排查面太大。对标的时候记得把测试夹具的影响处理掉。示波器探头和夹具的容性加载会让实测上升沿变缓如果仿真里没有体现这一点直接对比边沿会得出仿真偏乐观的错误结论。我的做法是先在仿真里加一个等效的探头电容看曲线是否和实测靠拢如果一加就对上了那说明模型本身没问题。6.2 几个具体的踩坑记录现象根因处理方式仿真眼图余量很大量产有百分之几不枚举只仿了数据眼图没仿握手阶段和端接切换单独建握手场景重点看端接切换时序和上拉 RC仿真比实测乐观好几个 dB通道里漏了连接器和线缆只用每米损耗估算补上连接器三维提取结果和线缆厂商 S 参数眼图出现周期性塌陷位置跟码型相关S 参数频点步长太大时间窗口不足以容纳整个码型把步长降到 1 到 2 MHz重新卷积瞬态仿真报时间步长过小跑不下去自适应步长加理想源直接驱动容性负载显式指定最大步长源串小电阻节点加皮法电容串上开关芯片后眼图整体闭合只用了导通电阻没加结电容和带宽限制用厂商 S 参数建模或补上结电容等效电路TDR 曲线在连接器处出现巨大台阶连接器 S 参数只提取到 1 GHz带外外推失真把提取频段提到 5 GHz 以上重新做拟合这些坑有一个共同点都不是仿真软件的问题而是通道边界没划对或者判据没用对。软件能算得比人准但它只算你给它的东西。6.3 我每次提交仿真报告前会过一遍的检查清单速率模式确认清楚高速、全速、低速不要混用一套判据和一套端接模型。通道边界画全了没有芯片、封装、走线、过孔、连接器、线缆、开关芯片缺一段就在报告里标注出来。S 参数的归一化阻抗、参考面、频点步长、扫频上限四个参数有没有记录在案。无源性和因果性检查做了没有结果有没有附在报告里。码型是否符合编码约束抖动是按规范上限还是按典型值加的写清楚。眼图模板的来源是规范原文还是内部清单余量取了多少说明白。工艺角至少跑了两个最差角的结果有没有单独列出来。差分转共模的传输系数看了没有有没有异常尖峰。仿真结果和实测如果有的对标偏差是多少偏差原因分析写没写。最后分享一个我自己反复用的小技巧每次做完仿真把当时用的模型版本、通道配置、求解器设置和结果截图打包存一份跟项目文件放在一起。过半年再回头看某个项目的失败原因能凭这份存档几分钟定位到当时的假设是什么比翻聊天记录和邮件快得多。USB 2.0 的仿真本身不复杂复杂的是你有没有把每一步的假设记下来——因为出问题的时候能救你的往往不是更好的求解器而是三个月前那个清醒的自己。